CPU e GPU AMD per il 2019: strada aperta ai 7nm grazie a TSMC

Nei giorni scorsi la decisione di GlobalFoundries di non continuare lo sviluppo di tecnologia produttiva a 7 nanometri per i propri clienti ha fatto immediatamente pensare a possibili conseguenze legate allo sviluppo dei futuri prodotti AMD che saranno basati su questa tecnologia. AMD ha infatti già anticipato come tanto CPU come GPU del futuro attesi dal 2019 saranno costruiti sfruttando tale processo produttivo.

GlobalFoundries si chiama fuori dai giochi ma questo non crea problemi per AMD, la quale lavora in collaborazione con la taiwanese TSMC per lo sviluppo di CPU e GPU a 7 nanometri. L'azienda ha ufficialmente rimarcato come abbia già completato la fase di tape out di numerosi prodotti costruiti con tecnologia produttiva a 7 nanometri: il primo che vedrà debutto commerciale è una GPU a 7 nanometri, niente altro che la versione di GPU Vega basata su questa tecnologia.

Nel corso del 2019 vedremo al debutto le proposte CPU basate su architettura Zen 2, con la quale saranno costruiti tanto le prossime generazioni di CPU Ryzen e Ryzen Threadripper come le proposte per datacenter della famiglia EPYC.

Sempre nel corso del 2019, utilizzando tecnologia produttiva 7 nanometri, AMD proporrà le soluzioni GPU di prossima generazione basate su architettura Navi, modelli che troveranno spazio di applicazione tanto in sistemi destinati al datacenter e alle workstation grafiche come al mondo dei videogiocatori. Difficile invece immaginare una proposta della famiglia Radeon per il gaming che sia dotata di una GPU Vega costruita con processo a 7 nanometri: AMD ha già confermato come le schede di questo tipo saranno dedicate all'ambito professionale, lasciando invece per quelle Radeon il debutto a 7 nanometri assieme alle GPU della famiglia Navi.

Tutto questo conferma i piani di sviluppo di AMD attesi per il 2019 tanto per il versante CPU come per quello GPU, con una massiccia adozione della nuova tecnologia produttiva a 7 nanometri. Tutto questo dovrebbe permette di ottenere l'integrazione di un maggior numero di transistor a parità di superficie del chip oltre ad un contenimento dei consumi di funzionamento.