Nuovo memory controller a 3 canali per i processori Intel Nehalem

Se prima ne aveva 3 non sfruttava nemmeno il dual.

No...mi riferisco ad un sistema con 3 canali. Lo compri e hai 3 canali occupati. Vuoi fare l'upgrade e devi passare a 6 moduli !!!

in merito ai 5 moduli ho la soluzione... un bel Full Un dual e un trial!

Intel sembra inarrestabile ormai, esce una novità al mese, direi un periodo davvero "ispirato" per la regina delle cpu.

Commento # 24 di: JohnPetrucci

si, è vero, ma mi spiace per il tracollo di AMd, poichè senza concorrenza efficace nn so quanto posso aspettare per un nuovo pc Intel a buon prezzo; spero Amd si risollevi quel tanto da mantenere le menti sveglie alla Intel;

cmq io punto al Penryl + X38 + DDr2 1066 o al Nehalem +ddr3 1600

implementazione che in pratica equivale ad aggiungere la sezione di interfacciamento con la ram e molto probabilmente la prefetch cache presenti nel memory controller hub (il core * di questo) on die, bypassando l' FSB e le due interfaccie fisiche (lato CPU e lato MCH) relative

credo il memory controller sia il problema minore, perchè intel non è esattamente carente di esperienza nella progettazione di chipset con interfaccia ddr/2/3 - diverso discorso per quanto riguarda l' implementazione di connessioni "board level" punto punto - CSI è in effetti la prima soluzione non basata sul modello del front side bus da parte di intel, laddove AMD ha un' esperienza pluriennale con hypertransport ...

il "problema" è che la soluzione integrata introduce anche un nuovo modello HW di scalabilità e multiprocessing (con molta probabilità nativamente NUMA) il che comporta anche nuova logica di arbitraggio e routing dell' IO - ed è questa la parte più critica, se il nuovo processore fosse semplicemente una versione integrata di componenti preesistenti, ci si potrebbe aspettare che non sia più problematico e meno performante di una combinazione Core2 + P35...

ma per le piattaforme multiprocessore utilizzaranno un bus come l'hypertransport di amd oppure uno condiviso come sta facendo finora con gli xeon e gli itanium.

il controller di memoria integrato è già un passo avanti ma nel multiprocessore (soprattutto da 4 in su) è molto più importante che i processori possano avere accesso alle ram senza colli di bottiglia (non come è adesso per gli xeon) così come il dialogo tra di loro avvenga tramite bus NON condivisi (come lo è per l'appunto l'hypertransport di amd)

Be', in un certo qual modo anche Intel ha un po' di esperienza con hypertransport, visto che amd, "all'epoca", aveva creato un consorzio aperto e Intel era entrato a farne parte dopo poco, per quel che ricordo. Non mi stupirebbe affatto, quindi, che Intel possa aver già sperimentato in laboratorio l'adozione di hypertransport (con qualche chipset-prototipo modificato a partire da quelli di "serie" ), per verificare le tecnologie "acquisite" tramite il consorzio e valutarne un possibile utilizzo (per la serie impara l'arte e mettila da parte), eventualmente apportando delle modifiche e adattandolo a specifiche esigenze. E non mi stupirei nemmeno se CSI e HTT si assomigliassero un po' (non dico che si ripeterà la storia dei nomi già vista con EM64T e AMD64, ma potremmo andarci vicini).

Naturalmente, può anche darsi che sia un progetto ad hoc partito da zero (ovviamente, Intel ha le risorse per farlo), credo che a questo punto se ne sappia troppo poco, solo che non mi sembrerebbe una scelta troppo logica, visto che Intel già "possiede" (i diritti d'uso di) una tecnologia (almeno) molto simile e collaudata nel tempo (non da Intel, chiaramente, che in ogni caso, se anche stesse implementando una variante di htt, si troverebbe comunque alla prima realizzazione su vasta scala, ma partirebbe da una tecnologia di cui è noto, comunque, che funziona bene per lo scopo). Insomma, nei panni di Intel probabilmente partirei dalle specifiche tecniche di HTT ed eventualmente ne modificherei le caratteristiche per arrivare ad un prodotto più consono alle mie esigenze, invece di partire proprio da zero (ma se Intel è Intel, e io sono solo uno che commenta i suoi annunci, una differenza sul rispettivo modo di fare, da qualche parte, ci dovrà pur essere ).



Per il discorso del trial channel: che stiano pensando ad una scalabilità dei core per multipli di 3 (o almeno ad un prossimo 6-core), con i canali attribuiti ad un singolo gruppo di core che se li contende (ad esempio, in un 6-core avrei 3 gruppi di 2 core, ciascuno con il suo banco di memoria "dedicato" - una specie di Numa "interno" per gli accessi in memoria dei core di uno stesso socket)? Chissà (l'ho buttata giù così, magari non c'entra una mazza, e invece è solo un modo per aumentare la banda oltre i limiti del dual channel - anche se già un dual channel "completo", volendo, consente accessi indipendenti ai due canali)...


@ dreadd

La prima che hai detto, il corrispettivo di HyperTransport si chiamerà CSI, userà tecnologie all'avanguardia e scoprirà subito se un processore ruba la confettura (rigorosamente SantaRosa) agli altri - scusate, ma non ho resistito

Secondo te è solo una questione di tempistica? Il fatto è che AMD sta tardando con i suoi processori, ma non credo che abbia problemi a sviluppare un controller come ho detto. Le cause dei ritardi di AMD credo siano altre.

Cioè dovrebbe avere due controller di memoria integrati? Altrimenti non credo sia fattibile avere un collegamento così asincrono, ci avrebbero già pensato anche adesso che con tre banchi di memoria hai per forza il single channel, e non un single+dual.
No, semplicemente chi mette 5 banchi è un cretino A quel punto è meglio toglierne uno, visto che sarebbe più veloce.

sinceramente anche a me ha sorpreso il 3, non per "estetica informatica/binaria", ma in quanto, già che c'erano ad aumentare i channel e dato che cmq 4 slot per la ram non sono certo una cosa particolare ma sono considerati nel layout di quasi tutte le mobo anche desktop, anche io mi sarei aspettato almeno 4 canali ...

x qul che riguarda i pin della ram, infatti concordo che probabilmente raddioppiare la bandwith del singolo modo raddoppiando i bit di intefaccia dati sia la cosa più efficiente, ma forse anche più costosa come produzione, ma soprattutto nel caso specifico penso che fosse improponibile xché ormai lo standard ddr3 è pure già in commercio ed i futuri standard a breve o medio termine saranno già definiti o quasi (magari con ancora 64 bit di dati)... o no ?
in ogni caso se nehalem deve usare ddr3, il raddoppio dei pin sulla ram non poteva certo avvenire con tale generazione, anche volendo aumentare i canali del mc e anche la volontà fosse stata di farlo nel modo migliore possibile