Intel Xeon 6+: è tempo di Clearwater Forest
Intel ha annunciato la prossima generazione di processori Xeon dotati di E-Core, quelli per la massima efficienza energetica e densità di elaborazione. Grazie al processo produttivo Intel 18A, i core passano a un massimo di 288 per ogni socket, con aumento della potenza di calcolo e dell'efficienza complessiva.
di Paolo Corsini pubblicato il 09 Ottobre 2025 nel canale ProcessoriClearwater ForestXeonIntel
Con l'attuale proposta di processori della famiglia Xeon, Intel offre due differenti tipologie di soluzioni in base al tipo di ambito di utilizzo, entrambe caratterizzate dal branding Xeon 6. La prima è quella nota con il nome di Granite Rapids, processori che integrano al loro interno i P-Core capaci di fornire una maggiore potenza di elaborazione e che sono adatti per gli ambiti compute-intensive.
La seconda famiglia è quella delle proposte indicate con il nome in codice di Sierra Forest, che integrano al proprio interno gli E-Core caratterizzati da un'efficienza energetica superiore e che, quindi, sono adatti agli ambiti di utilizzo dove viene privilegiata la densità di elaborazione o per ambiti scale-out.

Intel ha annunciato quest'oggi, a seguito del proprio Technology Tour in Arizona tenutosi nelle scorse settimane, i nuovi processori Xeon 6+ meglio noti con il nome in codice di Clearwater Forest: si tratta del primo processore della famiglia Xeon ad essere basato su tecnologia produttiva Intel 18A.
In questa nuova famiglia di processori Intel ha implementato numerose delle proprie tecnologie più innovative, legate sia al processo produttivo sia al packaging. Intel ha adottato la tecnologia 18A per la componente CPU, optando per i processi Intel 3 e Intel 7 per le altre Tile che compongono la struttura del processore. Troviamo anche le tecnologie EMIB e Foveros Direct 3D, indispensabili per la struttura e garantire la fattibilità di un processo particolarmente complesso come questo.

L'architettura dei processori Xeon 6+ Clearwater Forest prevede l'abbinamento di 12 compute tile costruiti con tecnologia Intel 18A, 3 active base tile ottenuti con processo Intel 3 e 2 I/O tile basati su processo Intel 7; questi ultimi sono gli stessi adottati da Intel per le soluzioni Xeon della famiglia Granite Rapids di precedente generazione. Tutto questo poggia su 12 EMIB 2.5D tile.
Il processo produttivo Intel 18A si basa su alcune innovazioni, la prima delle quali è la tecnologia RibbonFET affiancata da quella PowerVIA. L'abbinamento tra i vari tile che compongono il processore è stato ottenuto sfruttando la tecnologia Foveros Direct 3D, per la prima volta adottata in un prodotto destinato alla produzione di massa.

Il processore Xeon 6+ si compone di differenti tile, il primo dei quali è quello I/O che è presente in due moduli. Ognuno integra al proprio interno 8 acceleratori tra Intel Quick Assist Technology, Intel Dynamic Load Balancer, Intel Data Streaming Accelerator e Intel In-Memory Analytics Accelerator. Ogni tile integra un controller PCI Express Gen 5.0 da 48 linee, oltre a 32 linee di collegamento CXL 2.0 e a 96 di UPI 2.0.

La base tile ospita la memoria Last Level Cache, in quantitativo di 192 Mbyte ciascuna: per ogni compute tile sono quindi associati 48 Mbyte di LLC. In questo tile sono presenti anche 4 canali per il collegamento a memoria DDR5: essendo presenti 3 base tile in ogni processore la risultante è quella di avere un controller memoria a 12 canali complessivi.

Ogni compute tile integra al proprio interno 6 moduli, ciascuno dei quali è dotato di 4 core per un totale di 24 core Darkmont-E all'interno di ogni compute tile. In ogni modulo sono presenti 4 Mbyte di cache L2 condivisa, per un totale di 24 Mbyte per ogni compute tile. In totale la massima configurazione dei processori Xeon 6+ è dotata di 12 compute tile, per un computo totale di 288 core Darkmont-E a disposizione del sistema per ogni socket.

Darkmont-E è il nome in codice dei nuovi core che Intel ha integrato nei processori Xeon 6+, evoluzione di quelli Crestmont-E che erano invece presenti nelle CPU Xeon 6 della famiglia Sierra Forest. Nello schema di confronto notiamo le numerose innovazioni che Intel ha implementato a livello di singolo core a partire da un branch predictor più ampio e profondo, con unità di decode che sono aumentate del 50% di ampiezza e quelle di allocazione del 33%.
Le uOp queue sono cresciute da 64 a 96 entry e anche la finestra di ROB è aumentata di oltre il 50%. Le porte di dispatch sono passate dalle precedenti 17 alle attuali 26, mentre le unità scalari ALU sono raddoppiate dalle precedenti 4 alle attuali 8 come del resto vale per le Vector FMA.
In sintesi si possono riassumere le novità come in un generalizzato aumento del 50% delle unità, in alcuni casi spinto sino a un loro raddoppio, con una radicale rivisitazione degli elementi di ciascun core.

La risultante di queste innovazioni è un aumento delle prestazioni e dell'efficienza energetica complessiva, con un incremento delle prestazioni che arriva quasi al raddoppio nel confronto con i processori Xeon 6780E di precedente generazione, ottenuto anche per merito del raddoppio nel numero massimo di core integrati (dai precedenti 144 agli attuali 288).
Nella configurazione più complessa che Intel presenterà nei prossimi mesi troveremo 288 core, una cache L2 sino a 288 MB, una Last Level Cache di 576 Mbyte complessivi e 12 canali di memoria DDR5 da 8.000 MT/s. I collegamenti Intel UPI saranno con 6 linee UPI 2.0, ciascuno da 24 GT/s per linea, mentre il controller PCI Express 5.0 supporterà un massimo di 96 linee.
I Compute Express Link, infine, arriveranno come massimo a 64 linee CXL 2.0, mentre saranno presenti fino a 16 acceleratori tra Intel Quick Assist Technology, Intel Dynamic Load Balancer, Intel Data Streaming Accelerator e Intel In-Memory Analytics Accelerator, ciascuno presenti in 4 unità.

Nel confronto tra i processori delle famiglie Clearwater Forest e Sierra Forest Intel rimarca il raddoppio nel numero di core, un incremento dell'IPC del 17% a parità di clock, Last Level Cache incrementata di 5 volte, un controller memoria DDR5 che passa da 8 a 12 canali con compatibilità con memorie DDR5 sino a 8.000 MT/s contro i precedenti 6.400 MT/s. Non manca l'incremento dei link UPI del 50%, dai precedenti 4 sino agli attuali 6.
Questi processori troveranno spazio preferenziale in quei contesti in cui la densità di elaborazione sarà l'elemento centrale: pensiamo, ad esempio, a quanto richiesto dalle Telco e dagli operatori impegnati nei sistemi di telecomunicazione 5G. Le CPU Xeon 6+ saranno ufficialmente annunciate nel corso dei prossimi mesi: Intel ha rimarcato il supporto a configurazioni a 1 o 2 socket, con TDP che varieranno a seconda dei modelli nell'intervallo tra 300 e 500 Watt.







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9 Commenti
Gli autori dei commenti, e non la redazione, sono responsabili dei contenuti da loro inseriti - infoPraticamente hanno raddoppiato il numero di transistor e il guadano prestazionale è una miseria.
A meno di una rivisitazione completa, credo che ci sarà ben poco da estrarre ancora da questa architettura con costi di produzione che schizzeranno all'infinito nei prossimi anni per il numero di transistor necessari a piccoli aumenti.
Praticamente hanno raddoppiato il numero di transistor e il guadano prestazionale è una miseria.
A meno di una rivisitazione completa, credo che ci sarà ben poco da estrarre ancora da questa architettura con costi di produzione che schizzeranno all'infinito nei prossimi anni per il numero di transistor necessari a piccoli aumenti.
rileggi la notizia il 17% di guadagno in termini di IPC e il raddoppio dei core sono cose separate ma parallele cioè la cpu finale sara piu del doppio piu veloce non il 17%
ma confrontare arm con x86 come hai fatto tu non ha senso una è nuovo l' altro ha decenni di sviluppo è ovvio che anche amd ormai ha minimi incrementi prestazionali piu va ananti il tempo, come pensi di ottimizzare un architettura che ottimizzi da 40 anni h24 365 giorni all anno? confronto impari
Intendevano IPC per core (che non è comunque poco, eh).
L'IPC è l'IPC (instruction per cycle), non è l'aumento delle prestazioni in assoluto.
Infatti io ho parlato di core e delle risorse messe per aumentare le SUE prestazioni. Raddoppio dei transistor per un misero 17%, che è poco.
Che poi ne metteranno 10.000 di questi core non cambia che ognuno di loro è migliorato uno sputo nonostante lo sforzo profuso.
Tant'è che per migliorare significativamente le prestazioni si è dovuto fare un ulteriore enorme sforzo per integrare una quantità di silicio mostruosa nella forma di quel mastodontico SoC multi tile.
Io non ho parlato di ARM nella maniera più assoluta, ma si dà il caso che le basi di una architettura alla fine definiscono quanto lontano può andare e x86 ha sempre poggiato su basi si m3rda da quando è nato con estensioni su estensioni di una ISA che è diventata sempre peggiore nel tempo.
Ortogonalità delle istruzioni, questa sconosciuta.
Hanno perso l'occasione di rifarla per bene quando sono passati dai 32 ai 64 bit e la cosa si trascina ormai, come hai ben detto tu, da oltre 40 anni.
Ma giusto per svegliarti dal noioso torpore della tua filosofia Intel+MS centrica, ARM esiste da 1983, non da ieri, quella è RISC-V.
Infatti io ho parlato di core e delle risorse messe per aumentare le SUE prestazioni. Raddoppio dei transistor per un misero 17%, che è poco.
ma mica hanno raddoppiato il numero dei transistor del singolo core...
Infatti io ho parlato di core e delle risorse messe per aumentare le SUE prestazioni. Raddoppio dei transistor per un misero 17%, che è poco.
Che poi ne metteranno 10.000 di questi core non cambia che ognuno di loro è migliorato uno sputo nonostante lo sforzo profuso.
Tant'è che per migliorare significativamente le prestazioni si è dovuto fare un ulteriore enorme sforzo per integrare una quantità di silicio mostruosa nella forma di quel mastodontico SoC multi tile.
Io non ho parlato di ARM nella maniera più assoluta, ma si dà il caso che le basi di una architettura alla fine definiscono quanto lontano può andare e x86 ha sempre poggiato su basi si m3rda da quando è nato con estensioni su estensioni di una ISA che è diventata sempre peggiore nel tempo.
Ortogonalità delle istruzioni, questa sconosciuta.
Hanno perso l'occasione di rifarla per bene quando sono passati dai 32 ai 64 bit e la cosa si trascina ormai, come hai ben detto tu, da oltre 40 anni.
Ma giusto per svegliarti dal noioso torpore della tua filosofia Intel+MS centrica, ARM esiste da 1983, non da ieri, quella è RISC-V.
ma quante cavolate tocca leggere in una volta sola (non te la prendere, ma pare che siano tutti degli idioti a leggerti ogni volta). Hai una visione un pochino distorta....
Ora il 17% di ipc è notevole considerando il grande IPC di partenza....
senza dimenticare che AMD ha accantonato la loro CPU ad altissime prestazioni K12....segno quantomeno che l'aumento di efficienza e prestazioni non valevano la penalità del mancato supporto x86....
Non vorrei ricordarlo, ma si....da conroe a darkmond il decoder si è ampliato solo del 80%...può sembrare tanto....ma sono passati 20 anni!
A parità di silicio non è che la concorrenza faccia meglio (di solito la concorrenza usa processi più raffinati, che i qualche modo altera un pochino la realtà dei fatti).
Fermo restando che i processori con architettura Intel sono un disastro anche con il miglior processo produttivo disponibile (Intel 3, o per i più scettici TSMC 3N
Quindi di per sé la notizia dice zero finché non si arriverà ad una disponibilità commerciale.
Cerchiamo di focalizzare un punto: Panther, che è una CPU nettamente micro rispetto ad un Xeon6+ X288, è slittata da metà 2025 a marzo-aprile 2026 (ma non è detto che subirà altri ritardi o addirittura la produzione verrà demandata a TSMC), quindi ora ipotizzare un X288 in produzione certa sul 18A, è pura fantasia.
P. S.
Nessuno ricorda meteor su intel4 o le successive su Intel2 (letteralmente cancellato?)
più che altro io non capisco che senso abbia mantenere la compatibilità x86 in ambito server: che fine hanno fatto i core solo x64 (o meglio intel-64) di cui si parlava tempo fa ?
anche se va detto che il silicio usato per questo (retro compatibilità 32 16 8 bit) è pochissimo
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