JEDEC aggiorna le specifiche DDR5 e porta il tetto a 8800 MT/s

La JEDEC, l'organismo che sovrintende la definizione degli standard di memoria, ha rivisto le specifiche delle DDR5. Nel 2020, quando furono introdotte, furono fissati i dettagli per memorie fino a 6400 MT/s.

A distanza di poco più di tre anni e mezzo, la JEDEC ha emendato lo standard JESD79 con la specifica JESD79-JC5 che stabilisce tutti i dettagli tecnici per memorie DDR5 fino a 8800 MT/s, oltre ad aggiungere alcune nuove funzionalità in termini di sicurezza.

L'estensione di velocità certifica che tutti i membri della JEDEC sono concordi sul fatto che la tecnologia è matura per consentire la realizzazione di moduli DDR5-8800 a costi accettabili. La specifica fissa timing piuttosto rilassati per le soluzioni a 8800 MT/s, ovvero CL62 62-62 per i dispositivi di grado A e CL78 77-77 per quelli di grado C, di fascia bassa.

Le latenze CAS stabilite mantengono il dato della latenza assoluta attorno ai 14 nanosecondi, come le altre DDR5. Le DDR5-8800 offrono una bandwidth di picco di 70,4 GB/s, il 37,5% in più rispetto alle soluzioni a 6400 MT/s. La JEDEC, come sempre, definisce una cornice al settore, ma in ambito consumer i produttori possono poi "forzare" i timing con appositi profili XMP/EXPO e spingersi oltre, come peraltro già fatto in questi anni. 

La nuova specifica introduce anche novità sul fronte della sicurezza che mirano ad affrontare gli exploit in stile Rowhammer. La cosa più importante in questo caso è il Per-Row Activation Counting (PRAC), che, fedele al suo nome, consente a DDR5 di tenere il conto della frequenza con cui una riga è stata attivata.

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Utilizzando queste informazioni, i controller di memoria possono determinare se una riga di memoria è stata eccessivamente attivata e rischia di causare il bit flipping di una riga adiacente, a quel punto possono fare marcia indietro per consentire alla riga vicina di aggiornarsi correttamente e ai dati di ristabilirsi.

Secondo Anandtech, il PRAC sarebbe basato su un recente brevetto di Intel, "Perfect Row Hammer Tracking with Multiple Count Increments" (US20220121398A1), che descrive un meccanismo molto simile sotto il nome di "Perfect row hammer tracking" (PRHT). Infine, la specifica DDR5 aggiornata depreca il supporto al Partial Array Self Refresh (PASR) sempre a causa di problemi di sicurezza.