30 miliardi di transistor in un chip: IBM dimostra per la prima volta i 5 nanometri con nanofogli di silicio

IBM, assieme a Globalfoundries e Samsung nel contesto della Research Alliance, hanno annunciato di aver sviluppato un nuovo processo e una nuova architettura che porterà alla realizzazione di transistor con nanofogli di silicio, un elemento cruciale per procedere verso la realizzazione di chip a 5 nanometri, superando i limiti fisiologici posti dalle attuali tecnologie e architetture. L'annuncio arriva a meno di due anni dallo sviluppo di un chip di test a 7 nanometri con 20 miliardi di transistor e prepara il terreno per la realizzazione di 30 miliardi di switch su un chip dalle dimensioni di un'unghia.

Arvind Krishna, senior vice president Hybrid Cloud e responsabile IBM Research, ha commentato: "Nei prossimi anni per rispondere alle necessità del cognitive e cloud computing sarà fondamentale un passo avanti nella tecnologia dei semiconduttori. Questo è il motivo per il quale IBM ha volto l'attenzione verso nuove e differenti architetture e materiali capaci di spingere avanti i limiti del settore, e portandoli sul mercato applicati a tecnologie come mainframe e sistemi cognitivi".

I ricercatori della Research Alliance coordinata da IBM hanno utilizzato una pila di nanofogli di silicio come struttura del transistor al posto della tradizionale architettura FinFET, usata per la realizzazione dei semiconduttori fino al nodo di processo a 7 nanometri. Il cambio di prospettiva è stato necessario poiché le tecnologie attuali non permettono, per limiti fisici, di poter scalare oltre nella rincorsa alla miniaturizzazione.

La Research Alliance ha usato, così come il precedente chip di test a 7 nanometri e 20 miliardi di transistor, la tecnologia Extreme Ultraviolet anche per la nuova architettura a nanofogli. L'impiego della litografia EUV permette di regolare in continuo lo spessore dei nanofogli, con un singolo processo produttivo o all'interno di un solo progetto. Questa particolarità offre la possibilità di regolare con precisione le prestazioni e la potenza per circuiti specifici, a differenza di quanto avviene oggi con la produzione di transistor basati sull'architettura FinFET, poiché la corrente è limtata dall'altezza delle alette. E' per questo motivo che i chip FinFET possono spingersi al massimo fino ai 5 nanometri, poiché la riduzione dello spazio tra le alette non porta ad un incremento del flusso di corrente o prestazioni maggiori.

Se messa a confronto con il processo a 10nm attualmente disponibile sul mercato, la tecnologia a 5nm basata su nanofogli di silicio è capace di offrire un incremento prestazionale del 40% a parità di consumi, o un risparmio energetico del 75% a parità di prestazioni: tutte caratteristiche che permetteranno sempre di più di rispondere alla domanda per i sistemi di Intelligenza Artificiale, per la realtà virtuale e per i dispositivi mobile. E' da oltre 10 anni che IBM Research ha sperimentato la tecnologia a nanofogli di silicio: i risultati di questo lavoro rappresentano la prima dimostrazione nel settore dei semiconduttori della fattibilità di progettazione e produzione di circuiteria logica basata su nanofogli con proprietà elettriche superiori all'architettura FinFET.

Quando sarà possibile vedere le prime concretizzazioni di questa dimostrazione? E' difficile dare delle indicazioni, ma è bene osservare che ancora non sono disponibili sul mercato chip a 7 nanometri (i primi esemplari sono attesi a 2018 inoltrato) e quindi è ragionevole immaginare che per i 5 nanometri sarà necessario attendere fino almeno al 2020.