Imec e Cadence Design Systems annunciano il primo tapeout a 3 nanometri

Le due società annunciano a sorpresa il primo tapeout di un chip di test a 3 nanometri con lo scopo di arrivare ad una produzione di prova entro la fine dell'anno
di Andrea Bai pubblicata il 01 Marzo 2018, alle 19:21 nel canale ProcessoriCadence Design Systems e l'istituto di ricerca Imec hanno rivelato di aver effettuato il tapeout a 3 nanometri del primo chip di test a 64-bit, i cui dettagli restano per ora riservati. L'obiettivo ultimo è quello di arrivare alla produzione di un chip operativo più avanti nel corso dell'anno facendo uso di una combinazione di litografia all'ultravioletto estremo (EUV) e di convenzionale litografia ad immersione.
Imec sta iniziando a lavorare sulle maschere e sui processi di litografia, inizialmente con l'obiettivo di utilizzare le tecniche di double patterning per la litografia EUV e di quadruple patterning per i processi ad immersione. Con il passare del tempo Imec opererà in direzione di ottimizzare i processi per poter arrivare al singolo patterning tramite lo scanner EUV. La visione è quello di portare le fabbriche che usano i sistemi EUV di oggi di aggiornarli con una apertura numerica più elevata per poter realizzare chip a 3 nanometri, così da poter pianificare adeguatamente gli aggiornamenti.
Il nodo a 3 nanometri dovrebbe approdare alla fase di produzione in volumi non prima del 2023: lo scorso ottobre TSMC aveva annunciato i piani per la costruzione a Taiwan di una fabbrica dedicata alla produzione a 3 nanometri, svelando in un secondo momento che i lavori prenderanno il via nel corso del 2022.
Oltre alla miniaturizzazione delle geometrie, alcuni strati dei chip a 3 nanometri potrebbero far uso di nuove tecniche di metallizzazione e nuovi materiali, come ad esempio il cobalto. Non solo: il nuovo nodo dovrebbe inoltre accogliere nuove strutture di transistor, come nanocavi o nanofogli, invece delle strutture FinFET usate oggi nei transistor dai 16 nanometri in giù.
7 Commenti
Gli autori dei commenti, e non la redazione, sono responsabili dei contenuti da loro inseriti - infose non ricordo male è vicino alle dimensioni della singola molecola di silicio.... se si va sotto si spezza in singoli atomi
e gia così sarebbe troppo instabile credo
Un attuale 16 core a 10ghz - 20ghz sarebbe niente male..
Un attuale 16 core a 10ghz - 20ghz sarebbe niente male..
il grafene è già tutto impegnato per far girare l'app che gestirà il database contenente l'elenco di tutte le applicazioni in cui è possibile impiegare il grafene
Se fosse così facile non credo che continuerebbero a insistere sul silicio.
Evidentemente ci sono problemi più grandi anche perchè queste fabbriche non è che costino due soldi e ci vogliono anni per avere delle rese interessanti e quindi iniziare ad avere un guadagno.
e gia così sarebbe troppo instabile credo
Il silicio è un atomo e non una molecola.
La sua dimensione è circa 1/5 di nanometro.
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