Imec e Cadence Design Systems annunciano il primo tapeout a 3 nanometri

Cadence Design Systems e l'istituto di ricerca Imec hanno rivelato di aver effettuato il tapeout a 3 nanometri del primo chip di test a 64-bit, i cui dettagli restano per ora riservati. L'obiettivo ultimo è quello di arrivare alla produzione di un chip operativo più avanti nel corso dell'anno facendo uso di una combinazione di litografia all'ultravioletto estremo (EUV) e di convenzionale litografia ad immersione.

Imec sta iniziando a lavorare sulle maschere e sui processi di litografia, inizialmente con l'obiettivo di utilizzare le tecniche di double patterning per la litografia EUV e di quadruple patterning per i processi ad immersione. Con il passare del tempo Imec opererà in direzione di ottimizzare i processi per poter arrivare al singolo patterning tramite lo scanner EUV. La visione è quello di portare le fabbriche che usano i sistemi EUV di oggi di aggiornarli con una apertura numerica più elevata per poter realizzare chip a 3 nanometri, così da poter pianificare adeguatamente gli aggiornamenti.

Il nodo a 3 nanometri dovrebbe approdare alla fase di produzione in volumi non prima del 2023: lo scorso ottobre TSMC aveva annunciato i piani per la costruzione a Taiwan di una fabbrica dedicata alla produzione a 3 nanometri, svelando in un secondo momento che i lavori prenderanno il via nel corso del 2022.

Oltre alla miniaturizzazione delle geometrie, alcuni strati dei chip a 3 nanometri potrebbero far uso di nuove tecniche di metallizzazione e nuovi materiali, come ad esempio il cobalto. Non solo: il nuovo nodo dovrebbe inoltre accogliere nuove strutture di transistor, come nanocavi o nanofogli, invece delle strutture FinFET usate oggi nei transistor dai 16 nanometri in giù.