[Thread Ufficiale] CPU serie FX: AMD Bulldozer/Piledriver - Aspettando Steamroller

[el-mejo]

Originariamente inviato da shellx

http://www.hwupgrade.it/news/cpu/sin...016_59980.html

Questa me la ero persa!

Resto comunque convinto che Amd fara uscire un Zen 8+8, anche se sarà da vedere l'effettico tdp e frequenza di questa soluzione: questo Broadwell x10 lo vedo sulla falsa riga delle GTX Titan X.

Delle dichiarazioni di Amd ritengo poco credibili i 95w di tdp massimi sel socket AM4: puntare sui canonici 125w darebbe un comodo margine di alimentazione e dissipazione sia per Zen x8 ed ipotetici e futuzi x12, che per le future apu basate su Zen @ 14nm, in cui sarebbe auspicabile un sensibile aumento di shader della parte grafica, superiore a quello dato dal cambio del PP: vedrei molto bene un'apu Zen based 4+4 con 1280 shader su 125w tdp, di fatto equivalente ad una PS4, gddr5 escluse.

Ed il tutto potrebbe tranquillamente stare su motherboard mini-itx, poichè esistono soluzioni per socket 2011-3 su quel formato, nonostante i 4 canali di memoria.

[affiu]

Originariamente inviato da shellx

E infatti è questo lo scenario realistico anche secondo me...
Ma caxxo +40% di ipc STOP ! Questo ha detto amd ! Tutte ste variabili (+40%smt +20%cmt +35%bbt +10%minkiat +30%stercoequinot +x%mobidik +50%stocaxxot, ecc ecc) sono solo fantasie generate da sognatori che vorrebero che fosse cosi. Ma poi alla fine accade che restano delusi, e si ritrovano in seguito pur di non ammettere le predizioni errate passate a difendere l'indifendibile come sempre.
Cavolo, PIEDI IN TERRA PER CORTESIA, NEL MONDO REALE AMD DICE: +40% di ipc dalle slide amd (mica io), e siccome le slide amd sono sempre marketicamente euforistiche, nel reale darei pure un +35%.
Poi secondo me invece, i core's non supereranno gli 8 per il modello top (nella prima incarnazione) per un max di 8 thread's. Sarà la struttura architetturale del chip Zen ad essere differente da BD, e sarà questa che farà la differenza rispetto BD, avvicinandosi al socket 1151 di Intel. Questo è il mio modesto (e per me) realistico parere. E per chi pensa (già so chi) che Zen disturberà il socket 2001-v3 è solo un illuso, ma mi auguro con tutta l'anima che tale illuso alla fine ci indovini... (giusto per non passare per intellista dallo stesso qualcuno dopo questa affermazione).
Tutti gli altri possono dire pure che BD avra 20 core's (10+10) nel modello top e avere il +150% di ipc totale (sommando percentuali su elementi architetturali (già compresi da amd nel 40% per giunta), a caxxo di cane e inventati), a me non fa na piega. Tanto adoro i racconti di fantascienza, ogni sera vedo un film nuovo appena uscito al cinema su sto genere prima di addormentarmi...

Non voglio fare la morale al tuo discorso, ma a quanto sembra che i film di fantascienza non li detestate in toto, allora si può cercare di semplificare, sempre secondo me, cercando di elencare alcuni punti che si possono anche definire fissi, o quasi.
Partiamo da lato pratico rispetto a quello che oggi ha in mano come top desktop: un fx 8 core piledrive, su questo ci siamo; sappiamo, o almeno ci crediamo per convenzione, che il futuro processore possieda la tecnologia SMT;....ora partendo da queste cose che anche voi sapete che sia la cosa a cui tutti siamo aggrappati, lo conferma pure l'azienda;..poi tutto è possibile.
Adesso prova immaginare i grafici odierni di un fx 8 core, appunto un fx 8350; adesso prova ad immaginare con ipc invariato quasi lo stesso 8 core piledrive di oggi ed immagina che grazie al SMT dovrebbe poter elaborare 16 thread....in pratica immagina 2 fx 8350 che lavorano insieme; il tutto in un consumo simile al fx 8 core di oggi.
Secondo te nei grafici odierni, nei scenari solamente MT, dove crederesti che si piazza?....e sappiamo per certo, perchè esiste(anche se nel settore apu) steamroller ed excavator, ed effettivamente excavator e steamroller vanno un pò piu veloci; or dunque dovrebbero fare un processore piu lento di excavato...tutto è possibile.
Dovrebbero adottare il SMT che tanto hanno aderito come modello ed non lo mettano nel top gamma 8+8 ma invece si fermano ad un 4+4, anche se non l'avete escluso per il futuro, e fin qui possiamo essere d'accordo.
Se anche sappiamo che lo stesso nodo non sarà proprio alla stessa altezza millimetrica della concorrente, e su questo potremmo essere d'accordo e ci può stare oltre che esserlo veramente, cioè al millimetro gli stessi in termini di tutto, ma per te e per me gli stessi 2 fx che lavorano assieme ed in più un 30 ipc di core da piledrive:
10% pile-steam
10%steam-exca
10%exca-zen
A me, già cosi mi strabastebbero, sempre 8 core zen....il 10 core che credo che lo proverai nel tuo lavoro e in questo threads ci racconterai le tue impressioni, sempre nel mondo della ''pratica''
Ma voi credete davvero??? che OGGI se si avesse potuto avere o fare un fx 8 core stemaroller e fx core excavatore, vedessimo zen da un altro punto di vista, ma sempre all'atto pratico QUANTO farebbero un fx 8 core stem ed un 8 core exca a 4,5 ghz-5 Ghz???Non credo che crederesti che un fx 8 core excavator a 4,5 ghz non sotterra un 4+ 4 di oggi, chiaramente solo nei grafici multi-threads.
Se a voi sembra fantascienza questa, significa che abbiamo due idee diverse, mosse da punti di partenza diversi, figuratevi se penso che possibilmente pensiate veramente che non volessero proporre una soluzione per le future console 4k perchè non gli interessa quel settore o non si volesse mettere, ma ce la farebbe; io credo che non proprio tutto sia possibile, considerando la vita nel suo complesso;....in questo caso ci dovresti credere, perchè per me significherebbe che non sia APU zen la futura apu delle console, figurati quanto deve essere efficiente!In teoria dovrebbe portare con se tali obbiettivi:
40-60 frame/s a risoluzione 4K in circa 150w, sai che possa significare in termini di ''potenziale potenza'' in ambiente HSA?...ma vedrai anche questo e vi ricrederete come lo è stato per le apu, nonostante la modestia di fascia che possiedono...per oggi.

[paolo.oliva2]

Potrebbe essere:

Zen X8+8 95W perché AMD al momento comunque lo vede come Opteron e come tale non APU, e i 95W sono il max per lasciare il posto all'IGP anche perché soluzioni APU server (a parte la fascia con minor potenza) non sarebbero mature.

AMD non potrebbe commercializzare un Zen X12 e dopo 1 anno un APU max X8, sarebbe retrocedere.

Il discorso Zen APU, visto che Carrizo è già dato per HSA 1.0 e Huma, lo darei per HSA 2.0 magari con chicche aggiuntive, perché se un Carrizo è un X4 + Igp, un Zen X8 con lo stesso schema potrebbe avere una IGP 4 volte più potente, visto che potrebbe essere un CF tra 2 IGP (X4/IGP + X4/IGP = X8 Zen APU) e visto che 30W di TDP (95W / 125W) sono un bel margine rispetto ai 7W sul 28nm di Carrizo.

Inoltre questo combacerebbe con quanto dice AMD, cioè Zen 2016 e il grosso nel 2017. In fin dei conti, cosa sarebbe il grosso? Se già Zen uscirebbe X4/X6/X8, un X10/X12 si direbbe altri modelli superiori, ma visto che parlano di X8 on APU, io interpreterei più l'intera gamma Zen in APU, visto che il società AM4 è già fatto per gli APU Carrizo 2016.

Bisognerà poi vedere Zen in toto, sul confronto con Intel. Va bene il discorso IPC e forza bruta, ma se già un Carrizo X4 mobile non sfigura con soluzioni i3/i5 della concorrenza, non vedo come un Zen più "robusto" come IPC/forza bruta APU possa essere inferiore ad un X4+4 della concorrenza.
Mi lascia un po' di dubbio il fatto di voler inquadrare Zen X8 verso gli X4 Intel più che verso gli X6/X8, semplicemente perché un Opteron X16 Piledriver avrebbe poco di meno rispetto ad un Zen X16 e di conseguenza un Zen X8 praticamente andrebbe poco di più di un 8350.

Altro punto, ok che 95W di Zen siano pochini per contrastare i 140W degli i7 2011, però mi sembra che dai 125W di un Piledriver 32nm, un salto di 2 nodi (32nm-->22nm-->14nm) valutato in restrizioni doppie a parità di consumo, vorrebbe dire che i 95W di Zen corrisponderebbero a 190W di Piledriver, e da 125W a 190W un +50% di performance ci deve esserci

[capitan_crasy]

Per cortesia dammi una risposta per il mio messaggio privato di ieri...

[davo30]

C'è da chiarire una cosa. Attualmente non sappiamo nulla della fascia Server Zen (a parte i rumor della cpu 32c/64t e l'apu 16 core, non ufficiale)
Per quanto riguarda i desktop abbiamo la sicurezza invece che il top sarà un 8 core (ma non sappiamo se sara un 8c/8t, 8c/16t o un 4c/8t) in 95W. Di certo non vedremo x10/x12 o x16 nativi su desktop

Una cosa interessante che mi sono perso (non so voi) è questa dichiarazione: "Papermaster also made it a point to highlight that this 40% performance improvement figure is independent from the manufacturing process. So it’s a permanent architectural performance improvement that will always be present regardless of the process node."

Che ne pensate?

[FazzoMetal]

Originariamente inviato da davo30

C'è da chiarire una cosa. Attualmente non sappiamo nulla della fascia Server Zen (a parte i rumor della cpu 32c/64t e l'apu 16 core, non ufficiale)
Per quanto riguarda i desktop abbiamo la sicurezza invece che il top sarà un 8 core (ma non sappiamo se sara un 8c/8t, 8c/16t o un 4c/8t) in 95W. Di certo non vedremo x10/x12 o x16 nativi su desktop

Una cosa interessante che mi sono perso (non so voi) è questa dichiarazione: "Papermaster also made it a point to highlight that this 40% performance improvement figure is independent from the manufacturing process. So it’s a permanent architectural performance improvement that will always be present regardless of the process node."

Che ne pensate?

Penso che non ha detto nulla di nuovo, per definizione l'IPC è indipendente da silicio e frequenze.

[LS1987]

Originariamente inviato da paolo.oliva2

Potrebbe essere:

Zen X8+8 95W perché AMD al momento comunque lo vede come Opteron e come tale non APU, e i 95W sono il max per lasciare il posto all'IGP anche perché soluzioni APU server (a parte la fascia con minor potenza) non sarebbero mature.

AMD non potrebbe commercializzare un Zen X12 e dopo 1 anno un APU max X8, sarebbe retrocedere.

Il discorso Zen APU, visto che Carrizo è già dato per HSA 1.0 e Huma, lo darei per HSA 2.0 magari con chicche aggiuntive, perché se un Carrizo è un X4 + Igp, un Zen X8 con lo stesso schema potrebbe avere una IGP 4 volte più potente, visto che potrebbe essere un CF tra 2 IGP (X4/IGP + X4/IGP = X8 Zen APU) e visto che 30W di TDP (95W / 125W) sono un bel margine rispetto ai 7W sul 28nm di Carrizo.

Inoltre questo combacerebbe con quanto dice AMD, cioè Zen 2016 e il grosso nel 2017. In fin dei conti, cosa sarebbe il grosso? Se già Zen uscirebbe X4/X6/X8, un X10/X12 si direbbe altri modelli superiori, ma visto che parlano di X8 on APU, io interpreterei più l'intera gamma Zen in APU, visto che il società AM4 è già fatto per gli APU Carrizo 2016.

Bisognerà poi vedere Zen in toto, sul confronto con Intel. Va bene il discorso IPC e forza bruta, ma se già un Carrizo X4 mobile non sfigura con soluzioni i3/i5 della concorrenza, non vedo come un Zen più "robusto" come IPC/forza bruta APU possa essere inferiore ad un X4+4 della concorrenza.
Mi lascia un po' di dubbio il fatto di voler inquadrare Zen X8 verso gli X4 Intel più che verso gli X6/X8, semplicemente perché un Opteron X16 Piledriver avrebbe poco di meno rispetto ad un Zen X16 e di conseguenza un Zen X8 praticamente andrebbe poco di più di un 8350.

Altro punto, ok che 95W di Zen siano pochini per contrastare i 140W degli i7 2011, però mi sembra che dai 125W di un Piledriver 32nm, un salto di 2 nodi (32nm-->22nm-->14nm) valutato in restrizioni doppie a parità di consumo, vorrebbe dire che i 95W di Zen corrisponderebbero a 190W di Piledriver, e da 125W a 190W un +50% di performance ci deve esserci

Speriamo che Zen sia buona, altrimenti per AMD si mette male, almeno per la divisione processori.

[davo30]

Originariamente inviato da FazzoMetal

Penso che non ha detto nulla di nuovo, per definizione l'IPC è indipendente da silicio e frequenze.

Beh ni, l'architettura BD puntava a frequenze elevate che il silicio non ha permesso, proprio per compensare il basso IPC architetturale

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[Piedone1113]

Originariamente inviato da gridracedriver

si ma è comunque strano ciò che dice, perché l'IPC è influenzato anche dal processo produttivo: diminuisci il pp è quindi più transistor ( quindi + ipc) riesci ad immagazzinare nello stesso spazio in mmq (stesso TDP e consumo all'incirca). detto molto in modo terra terra

Ni, il pp influisce sulla frequenza e sui costi, in minima parte sull'ipc (grazie a timing della cache inferiori con pp "migliore").
Se poi mi parli di raddoppiare cache, pipeline, core ecc, con pp inferiori, be stai parlando di revisioni architetturali differenti e quindi cpu differenti.

[tuttodigitale]

Originariamente inviato da gridracedriver

si ma è comunque strano ciò che dice, perché l'IPC è influenzato anche dal processo produttivo: diminuisci il pp è quindi più transistor ( quindi + ipc) riesci ad immagazzinare nello stesso spazio in mmq (stesso TDP e consumo all'incirca). detto molto in modo terra terra

Questa è una di quelle domande che vorrei che i redattori facessero ai guru del settore. Certamente le risposte sarebbero meno filtrate rispetto alle esigenze di marketing e potenzialmente molto più interessanti.

L'ipc, è un obiettivo che devono raggiungere i progettisti rispettando altre esigenze circuitali. Sulla carta, a progetto terminato, il silicio è ininfluente, ma poi dalla realizzazione teorica a quella pratica, ci può essere l'esigenza di modificare il edsign del core, variando l'ipc (per lo più a ribasso) per aumentare le prestazioni (che salvo miracoli è sempre più bassa delle aspettative, quando qualcosa non va come si aspetterebbe).

Credo quindi, che l'ipc invariante rispetto al processo produttivo, vale solo se si è disposti a sacrificare le prestazioni ed efficienza. Mi riferisco ai grandi salti, tipo 250->130, 130->65nm, 65->32.

Questo a pelle, perchè il famigerato die shrink, non è una soluzione semplice come la si vuol dipingere.

[sgrinfia]

Da Internet.
Calcolo del IPC
Il numero di istruzioni eseguite da un microprocessore in un secondo dipende direttamente dalla sua efficienza nell'eseguire le istruzioni e nella sua frequenza di clock. Ogni ciclo di clock le unità funzionali del processore possono eseguire una singola operazione quindi raddoppiare la frequenza operativa dovrebbe consentire (in teoria) di raddoppiare il numero di istruzioni eseguite dal processore. Dato che la frequenza di un processore non può essere aumentata indefinitamente per aumentare le prestazioni dei processori i progettisti hanno inserito negli stessi delle strutture come le pipeline per aumentarne l'efficienza. Una pipeline ben progettata è in grado di eseguire un'istruzione ogni ciclo di clock. Per incrementare ancora le prestazioni dei processori sono state inserite all'interno dei processori più pipeline che lavorano in parallelo. Dato che i programmi generalmente non scritti per utilizzare più unità parallele, i processori all'interno hanno delle unità che convertono il codice sequenziale in istruzioni parallele. La conversione da codice sequenziale in codice parallelo non è una conversione semplice e la bontà di questa conversione dipende da fattori interni al processore (microarchitettura interna, reale indipendenza delle pipeline, ecc) e da fattori esterni (tipologia di set di istruzioni, presenza di vincoli all'interno dei computer, ecc). Il parametro IPC indica in sostanza il numero reale di istruzioni per ciclo di clock eseguito dal processore e quindi ne da una stima della sua efficienza interna. È da notare che IPC dipende moltissimo dalla tipologia di codice in esecuzione, alcuni programmi sono facilmente parallelizzabili mentre altri no quindi IPC viene indicato come parametro medio rispetto a una serie di programmi di test.

Scelta dell'IPC
Durante il progetto di un processore i progettisti possono decidere di puntare su IPC elevati o su IPC bassi. Nel casi di IPC elevati il processore avrà un'elevata efficienza interna, ma questa efficienza normalmente precluderà alte frequenze di funzionamento. Esempio di questa filosofia sono i processori AMD Athlon, il PA RISC o i processori SPARC. Nel caso invece si accetti un'IPC inferiore normalmente si otterranno processori con frequenza operativa più elevata come i processori Pentium 4 o DEC Alpha.

Fino a pochi anni fa le due scelte sembravano entrambe accettabili, ma negli ultimi anni problemi tecnologici hanno limitato pesantemente l'incremento di frequenza dei processori. Ad esempio, il processore Intel Pentium 4, che nelle intenzioni iniziali dei progettisti doveva raggiungere frequenze di 10 GHz per far fronte al basso valore di IPC, si è in realtà fermato a 3,8 GHz, spingendo Intel, ma anche altri produttori di microprocessori che hanno sempre puntato sull'incremento di frequenza, ad abbandonare la strada dei processori a basso IPC puntando sullo sviluppo di processori che potessero invece svolgere un alto numero di istruzioni per ciclo di clock. Uno dei primi processori di Intel che ha abbracciato questa nuova filosofia di progettazione è il Core 2 Duo.

[tuttodigitale]

Originariamente inviato da davo30

C'è da chiarire una cosa. Attualmente non sappiamo nulla della fascia Server Zen (a parte i rumor della cpu 32c/64t e l'apu 16 core, non ufficiale)
Per quanto riguarda i desktop abbiamo la sicurezza invece che il top sarà un 8 core (ma non sappiamo se sara un 8c/8t, 8c/16t o un 4c/8t) in 95W. Di certo non vedremo x10/x12 o x16 nativi su desktop

I core saranno 8, almeno di cambiamenti dell'ultima ora:
quindi è vero che non si sa ancora molto sul numero di thread, questi possono essere 16, ma anche 32. Ufficialmente si sa solo che usa il SMT, ma il numero di vie non è stato reso noto, anche se alla luce dei primi dettagli riguardanti non solo il back-end integer ma anche di un più che probabile collo di bottiglia presente nella FPU, scarterei l'ipotesi si un SMT a 4 o più vie.

Anche a me, l'aumento di ipc mi sembra assai modesto, nulla che faccia gridare al miracolo. Però ricordiamo che rispetto ad un modulo XV, un core ZEN perde quattro decoder e 2 AGU, non è affatto scontato che il troughput di un core ZEN compresivo di SMT arrivi a livelli di un modulo XV, che sono ben più alti di quelli raggiunti da PD, è bene ribadirlo. Poi potrei sbagliarmi, ma mi pare assai difficile che un supercore alla Haswell possa essere adatto a soluzioni da 5-10W di TDP e a 15W trovi spazio un quad-core. (l'efficienza si preannuncia straordinaria, questo si)

Posso farvi una domanda? perchè si dice che Meyer a differenza di Keller predilige soluzioni ad alta frequenza, quando il primo ha messo in piedi k7, che faceva dell'ipc la sua arma ed era stato comunque il co-architetto delle potenti ed efficienti EV4-EV6? Il passato di Meyer è pieno di progetti ad altissimo IPC, l'unica eccezione è stato Bulldozer. Al più si può dire che i progetti orientati al clock non sono il suo forte visto quello che è successo.

Semplice curiosità.

Aggiungo un particolare che riguarda K12, si vocifera che abbia un SMT a 4vie. La cosa bella è il consumo di energia bassissimo, che lo renderebbe adatto anche per gli smartphone. Ovviamente nulla si sa sulle prestazioni nel ST (se ZEN è oscuro, k12 è un mistero). Nonostante la stretta parentela con ZEN, si parla di un front-end, assai più corposo (facilitato dalla leggerezza dell'isa). "Temo" che abbia un throughput/watt eccezionale.

[shellx]

Originariamente inviato da tuttodigitale

I core saranno 8, almeno di cambiamenti dell'ultima ora:
quindi è vero che non si sa ancora molto sul numero di thread, questi possono essere 16, ma anche 32. Ufficialmente si sa solo che usa il SMT, ma il numero di vie non è stato reso noto, anche se alla luce dei primi dettagli riguardanti non solo il back-end integer ma anche di un più che probabile collo di bottiglia presente nella FPU, scarterei l'ipotesi si un SMT a 4 o più vie.

cut....

Oppure 8... buu..? non si sà...

[tuttodigitale]

Originariamente inviato da shellx

Oppure 8... buu..? non si sà...

Il SMT implica che un core sia in grado di gestire ALMENO due thread. La soluzione 8 core 8 thread non è tra quelle possibili.

Ma ci sono diverse ragioni per pensare che lo scaling del SMT sia piuttosto mediocre, una è talmente evidente che mi chiedo come sia possibile che sia passata inosservata per tutto questo tempo.

[Mister D]

Originariamente inviato da shellx

Oppure 8... buu..? non si sà...

Ma scusa ti sei perso la slide ufficiale in cui amd dichiara che zen avrà il SMT. Allora se ci saranno 8 core vorrà dire che con smt a 2 vie saranno 16 th, se sarà smt a 4 vie potrà processare 32 thread.
Se ci mettiamo che nelle altre slide c'è scritto 8 core, per definizione di core storica (e non solo quella di amd) sono le unità integer, ergo avranno 8 core e con smt vuol dire minimo 16 thread. Punto. Questa è una delle poche cose certe che sappiamo. Poi che l'IPC sia stato calcolato con SMT incluso o no, non lo possiamo sapere. Mi sembra più realistico credere di sì, visto che l'unità fondamentale sono i core e con smt ogni core può processare un numero doppio (smt a 2 vie) di thread per me avranno fatto il confronto tra 1 core xv e un core di zen e a parità di frequenza i calcoli gli avranno dato un aumento del 40%.
Poi tutto dipenderà dalla frequenza che per ora è veramente incognita. Quando ci saranno i prime es ci faremo un'idea.
Poi se invece il 40% di ipc lo hanno calcolato senza smt hanno fatto veramente il miracolo.

[davo30]

Originariamente inviato da Mister D

Ma scusa ti sei perso la slide ufficiale in cui amd dichiara che zen avrà il SMT. Allora se ci saranno 8 core vorrà dire che con smt a 2 vie saranno 16 th, se sarà smt a 4 vie potrà processare 32 thread.
Se ci mettiamo che nelle altre slide c'è scritto 8 core, per definizione di core storica (e non solo quella di amd) sono le unità integer, ergo avranno 8 core e con smt vuol dire minimo 16 thread. Punto. Questa è una delle poche cose certe che sappiamo. Poi che l'IPC sia stato calcolato con SMT incluso o no, non lo possiamo sapere. Mi sembra più realistico credere di sì, visto che l'unità fondamentale sono i core e con smt ogni core può processare un numero doppio (smt a 2 vie) di thread per me avranno fatto il confronto tra 1 core xv e un core di zen e a parità di frequenza i calcoli gli avranno dato un aumento del 40%.
Poi tutto dipenderà dalla frequenza che per ora è veramente incognita. Quando ci saranno i prime es ci faremo un'idea.
Poi se invece il 40% di ipc lo hanno calcolato senza smt hanno fatto veramente il miracolo.

Nulla vieta che sia un 8/8 sullo stile i5 4/4 o Pentium/Celeron 2/2. Dico una cavolata?

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[davo30]

Comunque CVD Gobbofoundries non sbaglia un colpo

http://www.bitsandchips.it/9-hardwar...offre-certezze

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[tuttodigitale]

Originariamente inviato da gridracedriver

Illuminaci

Premesso che di questa architettura si sa ancora MOLTO poco, quindi quanto dirò, come tutto il resto, va preso con un intero sacco di sale.
In particolare voglio confrontare i cambiamenti tra Bulldozer, con la presunzione che il resto sia più simile a BD che non al concorrente.

In piledriver, uno dei fattori limitanti era costituito da 4 decoder. Intel già da conroe aveva un throughput maggiore nella fase di decodifica grazie alle micro-ops fusion. Sylake ha subito un ulteriore ritocco, ed è in grado di decodificare 6 micro-opks per ciclo di clock.

In ZEN ritroviamo lo stesso numero di decoder riservato ad un core XV. Ora (a questo punto possiamo solo supporre) almeno di miglioramenti dovuti a predizioni rami drastici e la penaliltà da miss production, credo che questo sia il primo collo di bottiglia del progetto (con un'architettura 4-wide imho non si può fantasticare sul SMT4). La CPU INTEL si comporta coma una cpu da soli 14 stadi, quando i dati sono contenuti nella cache uOP, ovvero nell'80% dei casi.

Dando per buono le slide (o meglio a la mia interpretazione delle stesse), AMD si è prefissata in fase di progetto di ottenere il 175% delle prestazioni di un core PD. Guarda caso (ma sarà un caso?) coincidente proprio con lo scaling del CMT delle soluzioni Piledriver.

Tuttavia limitarsi ad un modesto +40% di ipc su excavator ha i suoi lati positivi, il primo potrebbe essere proprio quello di mantenere basso il potere decodifica a tutto vantaggio dei consumi (oltre il riciclo di pezzi da XV).

Ora arriviamo alla FPu.
Ma facciamo un passo indietro. Come ricorderete la FLEXFPu di BD/PD era costituita da 4 pipeline: con 2 pipeline FMAC. Il sacrificio rispetto alla concorrenza era costituito dal fatto che erano costituiti da registri da soli 128 bit. In pratica AMD manteneva la compatibilità con le AVX256, ma non le prestazioni e il costo della loro implementazione. La scelta, con il sennè di poi è stata ben ponderata.

Ma la FLEXFPu condivisa non era la causa delle scarse prestazioni in virgola mobile. Lo scaling con le revisioni dell'architettura è aumentato nonostante la perdita di una pipeline.

La FPu ha subito modifiche e non poteva essere altrimenti ,vista l'importanza che stanno assumendo le AVX256. Chi pensava ahimè come il sottoscritto che AMD avrebbe preso la sua bella FLEXFPu e pompata all'invero simile deve ricredersi.


Continuo il discorso più tardi, anche se non siete interessati

[capitan_crasy]

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[tuttodigitale]

Bene parliamo della FPu di ZEN, ma prima di addentrarci nell'unità floating point, facciamo un dietro-front e facciamo il punto della situazione.

Zen è destinato al mercato enterprise/ data-center, e sacrificare le oprestazioni su operandi a 256bit sarebbe un suicidio commerciale.
L'ipotesi, partorita un annetto fa, da me e Paolo (ne abbiamo di fantasia) è che AMD potesse recuperare il throughput aumentando semplicemnte la dimensione delle due pipeline FMAC da 128 a 256 bit.
Ma anche noi, ci siamo resi conto che una simile FPU sarebbe sprecata con le vecchie istruzioni. Ecco che le nostre teste in simbiosi hanno immaginato una FPU in grado di eseguire 4 istruzioni FMAC da 128 bit: praticamente saremmo passati da una soluzione a 3 pipeline ad una a 5.
Ma eravamo ben consapevoli che 2 thread non sarebbero bastati per alimentare un simile mostro. Ed ecco che sempre con una coincidenza che ha dell'incredibile, Paolo e io abbiamo teorizzato addirittura un SMT4 o un CMT+SMT2

Altro che Haswell, sklake, la "nostra" CPU era un mostro: Keller si è ritirato quando ha visto il suo progetto era davvero poca cosa rispetto al nostro

Ritornando con i piedi in terra:
se AMD avesse preso la FLEXFPu così senza nessuna modifica si sarebbe trovato con un prodotto menomato nel throughput con il nuovo software (la FlexFP garantisce la compatibilità non le prestazioni extra con gli operandi a 256 bit). Mentre un progetto estremo con pipeline cazzute, sarebbe stato uno spreco enorme di risorse con il SMT2.

Più precisamente (i confronti con Intel li farò solo quando si avranno informazioni certe e precise al 1000%) è stata usata una configurazione a 4 pipeline a 128bit (!), seppur all'apparenza sembra un ritorno all'origne non lo è.

Per farla breve, le 4 pipeline sono in grado di gestire in maniera del tutto indipendente solo le operazioni più semplici (le pipe sono eterogenee, ad esempio c'è la possibilità di eseguire "solo" due add e solo due mov, in contemporanea), mentre già con le AVX128/256 per eseguire le FMA sono necessarie due pipe (P0+P3 | P1+P3).
Notare che la P3 è il collante del FMA (e non sembrerebbe un errore di battitura, proprio per in virtù delle diverse caratteristiche che hanno le pipe.) .
Rispetto a BD-XV con codice legacy, assistiamo ad un abbattimento del numero di pipeline realmente disponibili per le FMA. Restano comunque libere altre 2, le operazioni possibili ovviamente cambiano in base alla pipeline usata con la p3, quindi 'è comunque una certa flessibilità.

Questo è un primo segnale (molto molto debole) che la FPu possa non beneficiare tantissimo del secondo thread

Mi raccomando prendete tutto con un pizzico di sale,finchè non ci saranno documenti ufficiali di AMD. E' già tanto che sia trapelato qualcosa.

Originariamente inviato da gridracedriver

si che siamo interessati

spero di non avervi deluso

Originariamente inviato da capitan_crasy

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boh. Una scelta di questo tipo implica un certo anticipo di Samsung/GF sulla tabella di marcia rispetto a TSMC o sbaglio?

Originariamente inviato da gridracedriver

ma scusa, non sono doppi i decoder?
ovvero 4 decoder per 1 Core Zen invece di 4 decoder per 1 Modulo PD/XV?
quindi a parità di Core Integer i Decoder sarebbero DOPPI per tanto l'SMT si dovrebbe essere a 2 Vie dato da: Zen 8 Core avrà 8*4= 32 DECODER mentre PD/XV a 8 Core hanno 4*4= 16 DECODER...

Innanzitutto XV esattamente come ZEN ha 4 decoder per core. E' piledriver che ha i decoder condivisi, ed era uno dei punti deboli di quella architettura. A meno di cambiamenti profondi da XV (ma faccio finta che non ci siano finchè non escono notizie, è più divertente ), non credo che sia giusto attendersi un throughput con le AVX superiore a quello ottenibile da un modulo PD frenato anche dalle 4 micro-ops per ciclo di clock per 2 thread. E i numeri, per pura coincidenza, fanno presupporre che un core ZEN+HT sia potente quanto un modulo PD.

PS nessuno mi risponde sulla questione ipc-Meyer?