[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[astroimager]

Originariamente inviato da cionci

Ovviamente saranno rivisti verso il basso sia come frequenza che come cache, essendo attualmente le APU destinate al mercato entry level.

Il mio discorso è molto più "teorico"... immagina un BD 2012 x4 @3.0 GHz a confronto con un Trinity x4, sempre a 3 GHz, entrambi con L3 da 4MB... avranno prestazioni identiche? O quest'ultimo risulterà più lento perché basato sul disegno 2011 di BD?
Quello che mi domando, insomma, è se riserveranno il meglio degli affinamenti architetturali a BD AM3+, o avranno stesso IPC (ovviamente per calcoli che non coinvolgano la GPU)?

[jok3r87]

Originariamente inviato da capitan_crasy

Arrivano nuove informazioni sui chipset AMD serie 900 destinati alle piattaforme per CPU con architettura Bulldozer!
...

AMD 990FX:
Chipset di fascia alta per socket AM3+
42 linee PCI-Express 2.0 (16+16+6+4)
Crossfire Ready
Hyper Transport 3.1
Configurazioni possibili Crossfire:
4 Slot PCi-Express 16x meccanici ( 8x elettrici per ogni slot )
3 Slot PCI-Express 16x meccanici ( 2 slot con 8x elettrici e uno 16x )
2 Slot PCI-Express 16x meccanici ed elettrici

...

+ =

Ma perché non 16+16+8 ?

[capitan_crasy]

Originariamente inviato da jok3r87

+ =

Ma perché non 16+16+8 ?

In pratica 890FX ha 2 controller PCI-Express 2.0 da 16X e uno da 6X; il 990FX ha gli stessi controller di quest'ultimo con in più un controller 4X...
Aggiungere è sempre meglio (in termini di tempo) che riprogettare...

[carlottoIIx6]

Originariamente inviato da jok3r87

+ =

Ma perché non 16+16+8 ?

a che ti
serve il 8?

i 16 li puoi dividere in due 8 per un totale di quattro 8

[Ren]

Novità interessanti dal ISSCC 2011 :

4.5 Design Solutions for the Bulldozer 32nm SOI 2-Core Processor Module in an 8-Core CPU
T. Fischer, S. Arekapudi, E. Busta, C. Dietz, M. Golden, S. Hilker, A. Horiuchi, K. A. Hurd, D. Johnson, H. McIntyre, S. Naffziger, J. Vinh, J. White, K. Wilcox, AMD
The Bulldozer 2-core CPU module contains 213M transistors in an 11-metal layer 32nm high-k metalgate SOI CMOS process and is designed to operate from 0.8 to 1.3V. This micro-architecture improves performance and frequency while reducing area and power over a previous AMD x86-64 CPU in the same process. The design reduces the number of gates/cycle relative to prior designs, achieving 3.5GHz+ operation in an area (including 2MB L2 cache) of 30.9mm2.

4.6 40-Entry Unified Out-of-Order Scheduler and Integer Execution Unit for the AMD Bulldozer x86-64 Core
M. Golden, S. Arekapudi, J. Vinh, AMD
A 40-instruction out-of-order scheduler issues four operations per cycle and supports single-cycle operation wakeup. The integer execution unit supports single-cycle bypass between four functional units. Critical paths are implemented without exotic circuit techniques or heavy reliance on full-custom design. Architectural choices minimize power consumption.

14.3 An 8MB Level-3 Cache in 32nm SOI with Column-Select Aliasing
D. Weiss, M. Dreesen, M. Ciraula, C. Henrion, C. Helt, R. Freese, T. Miles, A. Karegar, R. Schreiber, B. Schneller, J. Wuu, AMD
An 8MB level 3 cache, composed of 4 independent 2MB subcaches, is built on a 32nm SOI process. It features column-select aliasing to improve area efficiency, supply gating and floating bitlines to reduce leakage power, and centralized redundant row and column blocks to improve yield and testability. The cache operates above 2.4GHz at 1.1V.

15.4 A Low-Power Integrated x86-64 and Graphics Processor for Mobile Computing Devices
S. R. Gutta, D. Foley, A. Naini, R. Wasmuth, D. Cherepacha, AMD
Zacate is AMD’s first generation Fusion SoC that combines x86 CPU and Radeon™GPU on a single 40nm bulk CMOS die. The SoC uses an internal bus architecture and design techniques to optimize performance and memory bandwidth without compromising on power savings. Fine-grain power gating, dynamic voltage/frequency scaling and enhanced display refresh are key enablers for low-power operation.

[bjt2]

Bene... Buldozer ad almeno 3.5Ghz con NB ad almeno 2.4GHz...
31mm2 un modulo BD, cache compresa?!? Quanto occupa un core SB?

[capitan_crasy]

Originariamente inviato da bjt2

Bene... Buldozer ad almeno 3.5Ghz con NB ad almeno 2.4GHz...
31mm2 un modulo BD, cache compresa?!? Quanto occupa un core SB?

Ancora il NB a frequenza diversa da quella di clock.

[Pihippo]

Originariamente inviato da Ren

Novità interessanti dal ISSCC 2011 :

4.5 Design Solutions for the Bulldozer 32nm SOI 2-Core Processor Module in an 8-Core CPU
T. Fischer, S. Arekapudi, E. Busta, C. Dietz, M. Golden, S. Hilker, A. Horiuchi, K. A. Hurd, D. Johnson, H. McIntyre, S. Naffziger, J. Vinh, J. White, K. Wilcox, AMD
The Bulldozer 2-core CPU module contains 213M transistors in an 11-metal layer 32nm high-k metalgate SOI CMOS process and is designed to operate from 0.8 to 1.3V. This micro-architecture improves performance and frequency while reducing area and power over a previous AMD x86-64 CPU in the same process. The design reduces the number of gates/cycle relative to prior designs, achieving 3.5GHz+ operation in an area (including 2MB L2 cache) of 30.9mm2.

4.6 40-Entry Unified Out-of-Order Scheduler and Integer Execution Unit for the AMD Bulldozer x86-64 Core
M. Golden, S. Arekapudi, J. Vinh, AMD
A 40-instruction out-of-order scheduler issues four operations per cycle and supports single-cycle operation wakeup. The integer execution unit supports single-cycle bypass between four functional units. Critical paths are implemented without exotic circuit techniques or heavy reliance on full-custom design. Architectural choices minimize power consumption.

14.3 An 8MB Level-3 Cache in 32nm SOI with Column-Select Aliasing
D. Weiss, M. Dreesen, M. Ciraula, C. Henrion, C. Helt, R. Freese, T. Miles, A. Karegar, R. Schreiber, B. Schneller, J. Wuu, AMD
An 8MB level 3 cache, composed of 4 independent 2MB subcaches, is built on a 32nm SOI process. It features column-select aliasing to improve area efficiency, supply gating and floating bitlines to reduce leakage power, and centralized redundant row and column blocks to improve yield and testability. The cache operates above 2.4GHz at 1.1V.

15.4 A Low-Power Integrated x86-64 and Graphics Processor for Mobile Computing Devices
S. R. Gutta, D. Foley, A. Naini, R. Wasmuth, D. Cherepacha, AMD
Zacate is AMD’s first generation Fusion SoC that combines x86 CPU and Radeon™GPU on a single 40nm bulk CMOS die. The SoC uses an internal bus architecture and design techniques to optimize performance and memory bandwidth without compromising on power savings. Fine-grain power gating, dynamic voltage/frequency scaling and enhanced display refresh are key enablers for low-power operation.

Ciao
Interessantissime le 4.5, 4,6 ed 14.3
In pratica la prima notizia riporta come bd, abbia molti più transistor dedicata alla logica di due core k10 messi assieme (463 milioni comprensivi di 2 mb di l3) questo comporterebbe, e non so come hanno fatto, ad aumentare le prestazioni (hanno buttatto più logica e cache al problema delle prestazioni) ed allo stesso tempo aumentare frequenze.
La seconda notizia ci fa notare come un modulo di bd riesca a mantere più instruction in flight rispetto ad un core k10 e con un migliore efficienza ad esempio se anche una ops entra nella lane sbagliata (tipo idiv nella lane dove c'è il multiplier) questa possa essere dirottata nella lane giusta avendo solo un ciclo di penalità (nel k10 e questo succede spesso se una idiv entra nell'alu 2 dove c'è il multiplier causa lo stallo di quella pipeline e conseguente flush di tutte le op che ci erano entrate già)
La terza notizia dice che amd ha tirato su 8 mb di l3 che possono viaggiare a più di 2.4ghz con un voltaggio basso.

[cionci]

Originariamente inviato da bjt2

Bene... Buldozer ad almeno 3.5Ghz con NB ad almeno 2.4GHz...
31mm2 un modulo BD, cache compresa?!? Quanto occupa un core SB?

Sembrerebbe L2 compresa. Aggiungerei altri 15 mm2 per la L3. Facciamo 20 mm2 in più per fare conto pari. Siamo a 50 mm2 per core per un totale di 200mm2. Facciamo 220 mm2 per stare larghi (con 4x2MB L2 + 8 MB L3).
Sandy Bridge-EX (8 core, 8x256KB L2 + 20 MB L3) sarà probabilmente 360-370 mm2.

[dark.halo]

ottimo si parte da 3.5 ghz + almeno 500mhz di turbo su tutti i core in 95w di tdp

[matt92tau]

Originariamente inviato da cionci

Sembrerebbe L2 compresa. Aggiungerei altri 15 mm2 per la L3. Facciamo 20 mm2 in più per fare conto pari. Siamo a 50 mm2 per core per un totale di 200mm2. Facciamo 220 mm2 per stare larghi (con 4x2MB L2 + 8 MB L3).
Sandy Bridge-EX (8 core, 8x256KB L2 + 20 MB L3) sarà probabilmente 360-370 mm2.

davvero piccolino BD

[capitan_crasy]

X Ren:
Grazie per la segnalazione!

Emergono nuovi dettagli sull'architettura Bulldozer dal programma dell'evento "International Solid-State Circuits Conference 2011" la quale si terrà dal 20 al 24 Febbraio 2011:

4.5 design Solutions for the Bulldozer 32nm Soi 2-core processor 3:15 pM
Module in an 8-core cpu
T. Fischer1, S. Arekapudi2, E. Busta1, C. Dietz3, M. Golden2, S. Hilker2, A. Horiuchi1, K. A. Hurd1,
D. Johnson1, H. McIntyre2, S. Naffziger1, J. Vinh2, J. White4, K. Wilcox4
1AMD, Fort Collins, CO
2AMD, Sunnyvale, CA
3AMD, Austin, TX
4AMD, Boxborough, MA
The Bulldozer 2-core CPU module contains 213M transistors in an 11-metal layer 32nm high-k metalgate
SOI CMOS process and is designed to operate from 0.8 to 1.3V. This micro-architecture improves
performance and frequency while reducing area and power over a previous AMD x86-64 CPU in the
same process. The design reduces the number of gates/cycle relative to prior designs, achieving
3.5GHz+ operation in an area (including 2MB L2 cache) of 30.9mm2.

4.6 40-Entry Unified Out-of-Order Scheduler and Integer Execution Unit for the AMD Bulldozer x86-64 Core
M. Golden, S. Arekapudi, J. Vinh, AMD
A 40-instruction out-of-order scheduler issues four operations per cycle and supports single-cycle operation wakeup. The integer execution unit supports single-cycle bypass between four functional units. Critical paths are implemented without exotic circuit techniques or heavy reliance on full-custom design. Architectural choices minimize power consumption.

14.3 An 8MB Level-3 Cache in 32nm SOI with Column-Select Aliasing
D. Weiss, M. Dreesen, M. Ciraula, C. Henrion, C. Helt, R. Freese, T. Miles, A. Karegar, R. Schreiber, B. Schneller, J. Wuu, AMD
An 8MB level 3 cache, composed of 4 independent 2MB subcaches, is built on a 32nm SOI process. It features column-select aliasing to improve area efficiency, supply gating and floating bitlines to reduce leakage power, and centralized redundant row and column blocks to improve yield and testability. The cache operates above 2.4GHz at 1.1V.

Un modulo Bulldozer con due core sarà composto da 213 milioni di transistors costruiti a 32nm, la tensione di funzionamento sarà da un minimo di 0.8V ad un massimo di 1.30V.
Le frequenze di clock previste sono di 3.50Ghz+ compresa la cache L2, per un totale di 30.9mm2.
La cache L3 sarà di 8MB divise in 4 subcaches indipendenti; la frequenza sarà di 2.40Ghz ad una tensione di 1.1V.
E probabile che AMD rilascerà altre informazioni proprio durante questo evento.


Intero programma ISSCC 2011 in formato PDF

[e.greg.io]

ma non sono troppo basse come frequenze?
3500mhz a 1.3v (con quale tdp?) si fanno anche con i phII, e stando cmq sotto i 100w di tdp...

ok che sono appena tornato e sono fuso...ma cosa mi sto perdendo?

edit: ho visto ora che il terzo p state del mio 965 è 3400 @ 1.225v, per dare un'idea.

[cionci]

C'è scritto 3.5Ghz+, quindi è da intendere "a partire da".

[e.greg.io]

Originariamente inviato da cionci

C'è scritto 3.5Ghz+, quindi è da intendere "a partire da".

vero, non avevo visto sorry

quindi intendono dire che gli x8 (quelli che dovrebbero avere la frequenza più bassa, avranno 3500mhz sui 4 moduli?)

[jok3r87]

Originariamente inviato da capitan_crasy

In pratica 890FX ha 2 controller PCI-Express 2.0 da 16X e uno da 6X; il 990FX ha gli stessi controller di quest'ultimo con in più un controller 4X...
Aggiungere è sempre meglio (in termini di tempo) che riprogettare...

Quindi prendono 8x da una parte 8x dall'altra e tirano fuori il 16x, questo in configurazioni tri slot.

[cionci]

Originariamente inviato da e.greg.io

quindi intendono dire che gli x8 (quelli che dovrebbero avere la frequenza più bassa, avranno 3500mhz sui 4 moduli?)

Si spera, sarebbe una bella notizia, soprattutto a 95W.
Poi chi lo sa cosa intendono per quel 3.5Ghz+, io almeno l'ho capito così.

[capitan_crasy]

Originariamente inviato da e.greg.io

vero, non avevo visto sorry

quindi intendono dire che gli x8 (quelli che dovrebbero avere la frequenza più bassa, avranno 3500mhz sui 4 moduli?)

La frequenza è indicativa...
L'anno scorso davano i core K10 di Llano (quindi a 32nm) a 3.00Ghz; sappiamo che per i 45nm quella frequenza è normale amministrazione...

Originariamente inviato da jok3r87

Quindi prendono 8x da una parte 8x dall'altra e tirano fuori il 16x, questo in configurazioni tri slot.

Esatto...
Per le configurazioni Quad crossfire (anche se ormai stanno scomparendo) prendono 2 8X per ogni controller 16X...

[Dre@mwe@ver]

Davvero piccolo il die-size di Bulldozer, belli i miglioramenti. Sembrano CPU molto efficienti e parsimoniose nei consumi...vedremo, la scimma sale

[capitan_crasy]

Men don’t like to follow instructions. If you don’t believe me, come down to my garage and I will show you a box called “the extra parts box” which has all the leftover parts from my projects. I once heard a quote that “the instructions are only the manufacturer’s opinion about how something should be put together.” My wife believes that men think this way.

But instructions are something totally different when you start talking about processors and instruction sets. As a follow on to the Flex FP blog I thought I would give a quick follow up to discuss some of the things that we mentioned in that blog.

There are several new instructions supported with our “Bulldozer” core which is due out next year. It’s kind of an alphabet soup – SSSE3, SSE4.1, SSE4.2, AES-NI, PCLMULQDQ , AVX, XOP, and FMA4. When you see this list of new instructions, you are probably thinking “well that means I am going to have to change my software.” Well, yes and no.

To make use of the functionality of these instructions you will need software that supports them. This can be achieved with software that was written to directly call these instructions – like operating systems, development tools, system-level utilities and even specialized applications. Or it could be your own software that has been developed using compilers and libraries that support these instructions.

Some of these instructions supported in “Bulldozer” are new to AMD processors but have been out in the market for some time. This includes SSSE3, SSE4.1, and SSE4.2 which together provide over 75 different extensions for speeding up applications as diverse as video rendering, virus scanning and XML parsing, making them valuable for specialized software used for media handling, cloud computing, and streaming functionality. Because there has been hardware out and available with support for these instructions – there is already support for these instructions in software. For example, the most widely used compilers by developers – Microsoft’s Visual Studio compilers and for Linux® the GCC compilers – support these instructions.

Two additional instruction sets, AES-NI and PCLMULQDQ, are tied to encryption and provide hardware acceleration of certain security algorithms. Hardware that supports these instructions is just beginning to appear on the market, which is triggering initial software development efforts. An example of a widely deployed software is Windows 7 which supports AES-NI via cryptography APIs in Windows. Generally the companies that develop security software are careful about introducing new instructions and functionality due to the nature of their products. And like most software developers, they want to have supporting hardware widely available to ensure a solid return on their development work. We should see a rich ecosystem of software with this functionality by the time we launch products based on our “Bulldozer” core next year.

We have talked in the past about the AVX instructions, which provide a big benefit in terms of the ability to execute floating point code in 256-bit pieces. Development tools used by the HPC community have support for AVX in progress so you will be able be to recompile your code with AVX-supported compiler, like x86 Open64, PGI 2010, Visual Studio 2010, and GCC to gain AVX functionality. Keep in mind that AMD is implementing AVX in the same manner as our competitor. That means any application that supports AVX will work the same on both of our platforms. I am sure that you can appreciate that decision – more consistency in software code is always a good thing for the ecosystem.

“Bulldozer” will also have support for XOP and FMA4. Here is where AMD is striking out in a leadership role. We have added this functionality to support a wide variety of numeric-intensive, multimedia, and cryptographic applications, and allow some new cases of automatic vectorization by compilers. While our competitor has not yet agreed to support these instructions, we feel we need to implement to enable software to get the very most out of our new hardware. These instructions will help put our newest set of products out ahead of the competition from an instruction standpoint. XOP and FMA4, when combined with AVX, create a set of instructions similar to what AMD had originally proposed with SSE5 – more on that, (along with a discussion of FMA3) in a later blog sometime in the future.

The net of this discussion is that while we are introducing new instructions with “Bulldozer” we expect few issues around software. Some of the instructions are already integrated into existing code bases and we went out of our way to try to minimize the impact these instructions will have on you. To make use of these instructions you will need hardware and software that offer support for them. And what many may not grasp is that these commands are being actively integrated into OSs and compilers, and are often invisible to the end user.

For a more detailed description of these instructions and how they will be implemented, be sure to check out David Christie’s blog.

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