TSMC parla del processo produttivo A14 (1,4 nm): produzione nel 2028

Nel corso del North American Technology Symposium 2025, TSMC ha svelato il nuovo processo produttivo A14 (1,4 nm), destinato a entrare in produzione in volumi nel 2028.

A14 sarà il primo processo produttivo di TSMC a integrare la seconda generazione di transistor gate-all-around (GAA) nanosheet e una maggiore flessibilità progettuale grazie all'architettura NanoFlex Pro. Quest'ultima permette ai progettisti di ottimizzare potenza, prestazioni e area (PPA) in base alle necessità specifiche del chip combinando celle di librerie diverse.

Secondo Kevin Zhang, vicepresidente senior per lo sviluppo business e le vendite globali, "se guardiamo alla velocità, il miglioramento rispetto a N2 arriva fino al 15% con gli stessi consumi, la riduzione dei consumi arriva al 30% alla stessa velocità, e la densità logica è 1,23 volte superiore, o almeno 1,2 volte per i progetti misti. Quindi, si tratta di una tecnologia davvero, davvero rilevante".

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Il nodo A14, pur rappresentando un salto generazionale rispetto a N2, inizialmente non includerà la tecnologia BSPDN (Backside Power Delivery Network), ribattezzata da TSMC "Super Power Rail" o "SPR", ovvero l'alimentazione dalla parte posteriore del chip. La scelta è deliberata: "Esistono molte applicazioni client, edge e specialistiche che possono trarre vantaggio dalle prestazioni aggiuntive, dal minor consumo energetico e dall'aumentata densità di transistor abilitata dalla nostra seconda generazione di nanosheet GAA, senza però avere bisogno di una rete di alimentazione posteriore, che comporta costi aggiuntivi", ha spiegato il dirigente.

La versione di A14 con BSPDN è comunque prevista per il 2029, anche se TSMC non ne ha ancora comunicato ufficialmente il nome. In futuro sono infatti attese ulteriori varianti: una versione ad alte prestazioni chiamata A14X e una più orientata al contenimento dei costi, A14C, entrambe previste dopo il 2029.

Nel frattempo, TSMC continua ad avanzare anche con i processi da 2 nanometri. La produzione in volumi con processo N2 è prevista per la seconda metà del 2025, seguita da N2P e successivamente da A16 nel 2026. Rispetto al passato, TSMC ha chiarito che il processo N2P non avrà BSPDN, che vedremo solo a partire da A16.

Inoltre, TSMC rimane molto concentrata sulla famiglia di processi N3, al centro della scena produttiva. Il processo N3P, attualmente in produzione, è un affinamento ottico del nodo N3E e si rivolge a settori client e datacenter.

Secondo quanto riportato da TSMC, N3P garantisce un aumento del 5% nelle prestazioni a parità di dispersione, oppure una riduzione energetica tra il 5% e il 10% alle stesse frequenze, oltre a un incremento del 4% nella densità dei transistor per i progetti con un mix tipico di logica, SRAM e blocchi analogici. "Abbiamo iniziato la produzione di N3P alla fine del 2024", ha dichiarato Kevin Zhang. "La nostra strategia è sempre stata quella di introdurre un nuovo nodo e poi continuarne l'evoluzione per permettere ai clienti di trarre ulteriori benefici dallo scaling tecnologico".

Dopo N3P vedremo N3X, la cui messa in produzione è prevista per la seconda metà di quest'anno. La tecnologia promette di aumentare le prestazioni massime del 5% a parità di consumo o di ridurre il consumo energetico alla stessa frequenza del 7% rispetto a N3P.

Questo nodo, inoltre, porterà all'estremo le potenzialità della piattaforma 3 nm, supportando tensioni fino a 1,2V al fine di raggiungere la massima frequenza operativa possibile (Fmax). Questo rende N3X un processo adatto solo ad applicazioni che necessitano delle massime prestazioni, come le CPU client di fascia alta. Il tutto, però, con un compromesso: un power leakage fino al 250% superiore, per cui gli sviluppatori di chip dovranno prestare attenzione quando realizzeranno progetti basati su N3X con una tensione di 1,2V.

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Nel frattempo, TSMC sta facendo avanzare la sua tecnologia Chip on Wafer on Substrate (CoWoS) per soddisfare la crescente domanda da parte dei produttori di hardware indirizzati al mondo dell'IA. Il gigante taiwanese ha annunciato che entro il 2027 intende produrre in massa CoWoS di dimensioni pari a 9,5 reticoli, consentendo package con 12 o più stack HBM insieme a tecnologie logiche all'avanguardia.

Dopo il System-on-Wafer (TSMC-SoW) del 2024, TSMC ha presentato SoW-X, una soluzione basata su CoWoS in grado di fornire una potenza di calcolo 40 volte superiore rispetto agli attuali CoWoS, con una produzione di massa prevista per il 2027.

La casa taiwanese, infine, offre una serie di altre soluzioni a disposizione dei propri clienti che includono l'integrazione della fotonica del silicio con il Compact Universal Photonic Engine (COUPE), i die logici di base N12 e N3 per HBM4 e un nuovo regolatore di tensione integrato (IVR) per l'IA con una densità di potenza verticale 5 volte superiore rispetto a quella di un chip di gestione dell'alimentazione separato sulla scheda.