TSMC, la produzione a 3 nanometri slitta di sei mesi a causa del Coronavirus?

TSMC, la produzione a 3 nanometri slitta di sei mesi a causa del Coronavirus?

"Mal comune, mezzo gaudio" recita un detto popolare, ed è proprio quello che avranno pensato in Samsung dopo aver appreso che anche TSMC sarebbe in ritardo sui tempi previsti nell'avvio della produzione di chip a 3 nanometri. Il problema? La carenza di macchinari, frutto dello stop alle attività a causa della pandemia di COVID-19.

di pubblicata il , alle 15:21 nel canale Processori
TSMC
 

Non solo Samsung, anche TSMC sarebbe stata costretta a posticipare l'avvio della produzione a 3 nanometri a causa della pandemia di COVID-19. Secondo alcune fonti locali, l'impossibilità di aggiornare gli impianti a causa di una carenza di macchinari avrebbe fatto slittare di sei mesi (per ora) l'introduzione del nuovo processo produttivo. Se le nuove tempistiche saranno rispettate, la produzione sperimentale nella Fab 18 di TSMC prenderà il via a dicembre, con l'obiettivo di produrre in volumi nel corso del 2022.

Non sembrano esserci problemi invece per quanto concerne la produzione di chip a 5 nanometri. La Fab 18 ospita la produzione di chip anche con quel processo produttivo, ma a quanto pare l'installazione dei macchinari necessari è avvenuta prima della crisi legata al Coronavirus. TSMC ha registrato un caso di contagio, ma l'azienda ha preso rapidamente provvedimenti, così come l'intera isola di Taiwan, uno dei paesi meno toccati dalla pandemia.

Nel frattempo, TSMC continua a lavorare anche sugli interposer. Se non sapete di che cosa si tratta, l'esempio più chiaro che possiamo farvi è la Radeon VII di AMD, dove la GPU e la memoria HBM2 sono sullo stesso interposer, una sorta di "piano comune" al cui interno passano tutte le interconnessioni elettriche. Per questo la Radeon VII non ha chip di memoria sparsi sul circuito stampato, come avviene per le soluzioni dotate di memoria GDDR6.

L'azienda ha annunciato lo scorso mese CoWoS, acronimo di Chip-on-Wafer-on-Substrate, svelando una "piattaforma" su cui i clienti potranno creare prodotti composti da più chip, in modo da stipare sempre più potenza in una data area, con maggiore efficienza sul fronte dei consumi e più libertà di progettazione rispetto a un classico chip monolitico. Secondo il Digitimes avrebbero già bussato alla porta di TSMC per sfruttare CoWoS nomi del calibro di Nvidia, AMD, HiSilicon, Xilinx e Broadcom.

CoWos è un interposer 2.5D perché permette di collocare singoli die uno accanto all'altro su un singolo "piano" di silicio. La soluzione di TSMC ha un'area di 1700 mm2 e può ospitare più die e fino a sei chip di memoria HBM, offrendo fino a 96 GB di memoria. Il bandwidth arriva fino a 2,7 terabyte al secondo, ed è 2,7 superiore rispetto a un analogo progetto presentato da TSMC nel 2016.

10 Commenti
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demon7716 Aprile 2020, 15:42 #1
Qualche anno fa si diceva che i 7nm erano il massimo della miniaturizzazione possibile per via dei limiti fisici del supporto.. come riescono a raggiungere i 3nm?
supertigrotto16 Aprile 2020, 16:07 #2
@demon77 semplice,li hanno messi sotto una pressa da 100T.
Scherzi a parte,il limite teorico dovrebbe essere 1nm ma con conseguenti disturbi elettromagnetici sul circuito,detta in parole povere.
dav1deser16 Aprile 2020, 16:08 #3
Credo che lo si dicesse delle tecniche di litografia non UV.
Inoltre c'è il discorso che i "nm" di cui parlano le fab non sono veri nanometri.
In un nanometro mi pare ci stiano circa 3 atomi di silicio, quindi credo che andare sotto al nanometro sia impossibile.
nickname8816 Aprile 2020, 16:34 #4
Originariamente inviato da: demon77
Qualche anno fa si diceva che i 7nm erano il massimo della miniaturizzazione possibile per via dei limiti fisici del supporto.. come riescono a raggiungere i 3nm?

Il numerino che c'è prima della sigla "nm" oramai non è più molto indicativo da diversi anni, sono più sigle commerciali per identificare determinati steps. Detto ciò la legge di Moore è quella che ogni anno muore sempre il prossimo.

Originariamente inviato da: dav1deser
In un nanometro mi pare ci stiano circa 3 atomi di silicio, quindi credo che andare sotto al nanometro sia impossibile.

Con il solo silicio forse no, con l'aggiunta di qualcos'altro potrebbe.
nickname8816 Aprile 2020, 16:37 #5
Comunque sia ben 2 salti di nodi da parte di TMSC entro il 2022 ( inizio o fine che sia ) sarebbe un duro colpo per Intel .... ritardi compresi.
demon7716 Aprile 2020, 16:39 #6
Originariamente inviato da: supertigrotto
@demon77 semplice,li hanno messi sotto una pressa da 100T.
Scherzi a parte,il limite teorico dovrebbe essere 1nm ma con conseguenti disturbi elettromagnetici sul circuito,detta in parole povere.


Il punto della questione era il fatto che un gate più piccolo di un certo limite non era più in grado di fermare gli eletrroni rendendo quindi inservibile il transistor..
Questo limite erano appunto i famosi 7nm..
dav1deser16 Aprile 2020, 17:03 #7
Originariamente inviato da: nickname88
Con il solo silicio forse no, con l'aggiunta di qualcos'altro potrebbe.


Ne dubito, quelle sono dimensioni atomiche, e gli altri elementi hanno dimensioni dell'atomo che non si discostano poi tanto da quelle del silicio.

Se invece intendi, fare qualcosa che abbia prestazioni migliori, allora si, con altri materiali, e/o altre strutture, probabilmente si riuscirà.
dav1deser16 Aprile 2020, 17:13 #8
Originariamente inviato da: demon77
Il punto della questione era il fatto che un gate più piccolo di un certo limite non era più in grado di fermare gli eletrroni rendendo quindi inservibile il transistor..
Questo limite erano appunto i famosi 7nm..


Credo che i "nm" che indicano le fab sia la dimensione più piccola di una qualche caratteristica dei transistor:

qui un esempio http://nanoscale.blogspot.com/2015/...stors-mean.html

Dove fa l'esempio di processo 14nm, e i 14nm sono la larghezza delle "fin" dei transistor (pinne? non so se in italiano c'è un termine migliore). Mentre la larghezza del gate è sui 40-50nm.

Segno che anche con i "7nm" il gate è ancora abbastanza largo da poter funzionare.
Cappej16 Aprile 2020, 18:06 #9
Originariamente inviato da: supertigrotto
@demon77 semplice,li hanno messi sotto una pressa da 100T.
Scherzi a parte,il limite teorico dovrebbe essere 1nm ma con conseguenti disturbi elettromagnetici sul circuito,detta in parole povere.


Forse volevi dire... "li hanno trovati sotto una pressa da 100T"...
("hasta la vista, baby!" cit. Terminator 2)
gianpy1016 Aprile 2020, 18:07 #10
Per desktop cambia poco, ora sono previsti i 3nm per il Q3/Q4 del 2022 con i soliti chip mobile ARM.
Ad esempio per ZEN i 3nm non dovrebbero essere usati prima di ZEN6 (Ryzen 7000) previsti per la seconda metà della anno 2024.

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