AMD EPYC di sesta generazione Venice: fino a 256 core e tantissima cache (non 3D)?

AMD EPYC di sesta generazione Venice: fino a 256 core e tantissima cache (non 3D)?

Sono emerse indiscrezioni sui processori EPYC Venice di 6a generazione, basati su core Zen 6 e Zen 6c. Previsti fino a 256 core, cache L3 fino a 1 GB e TDP fino a 600W. I chip, prodotti a 2 nanometri, sono attesi al debutto nel 2026.

di pubblicata il , alle 10:11 nel canale Processori
AMDEPYC
 

Anche se sappiamo già ufficialmente che AMD si avvarrà del processo produttivo a 2 nanometri di TSMC per produrre il CCD delle CPU EPYC di sesta generazione, nome in codice Venice, l'azienda mantiene ancora il massimo riserbo sul resto delle specifiche tecniche.

In attesa di informazioni ufficiali, però, ecco arrivare quelle ufficiose (via Wccftech). Nelle scorse ore sono emerse indiscrezioni sulla prossima generazione di processori server basati sui core Zen 6 e Zen 6c. Anche la prossima gamma EPYC sarà articolata in due varianti, come già accaduto con le generazioni precedenti Zen 4 e Zen 5. Le due varianti di processore richiederanno piattaforme di nuova generazione con interfacce chiamate SP7 e SP8.

Secondo le voci di corridoio, su SP8 troveranno spazio SKU fino a 128 core Zen 6c / 256 thread con 128 MB di cache L3 per CCD, ma anche modelli Zen 6 fino a 96 core / 192 thread. Per queste soluzioni si parla di un TDP di 350-400 Watt. Sulle piattaforme SP7, invece, AMD avrebbe intenzione di proporre solo modelli Zen 6c con un massimo di 256 core / 512 thrad e un TDP di circa 600 Watt.

Nel caso degli EPYC con 256 core Zen 6c, si parla di una suddivisione lungo 8 CCD, il che porta a dedurre che ogni CCD avrà 32 core e i processori avranno fino a 1 GB di cache L3 totale, senza l'ausilio di 3D V-Cache.

Per quanto riguarda invece gli EPYC con core Zen 6 da 96 core, ci si aspetta un CCD con 12 e 48 MB di cache L3, un salto in avanti marcato rispetto agli 8 core e 32 MB delle precedenti architetture.

Sebbene si tratti di informazioni preliminari, la nuova generazione EPYC Venice sembra orientata a offrire un portafoglio molto ampio di SKU, così da soddisfare le esigenze sempre più variegate dei datacenter e delle applicazioni HPC.

Il debutto ufficiale dei processori EPYC di sesta generazione è previsto per il prossimo anno;  è probabile che AMD comunichi maggiori informazioni ufficiali nel corso dei prossimi mesi.

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2 Commenti
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Opteranium12 Maggio 2025, 10:39 #1
pazzesco, 256 core, 1GB di cache
paolo.oliva212 Maggio 2025, 11:28 #2
Secondo me ul 2nm TSMC sarà utilizzato solamente per i Zen6C, e per Epyc Zen6/desktop si utilizzerà l'N3P TSMC.

E' più "naturale", perchè al momento Zen5 è prodotto sull'N4P TSMC e sull'N3E solamente Zen5C.

Le differenze silicio tra N4P e N3E stanno tutte nella densità (N3E maggiore) e nell'efficienza ma solamente a frequenze basse, perchè a frequenze alte, l'N4P è un affinamento proprio per migliorare il consumo e permettere frequenze alte, mentre l'N3B/N3E sono PP "lisci". Un esempio è Intel con la sua produzione sul 3nm TSMC vs AMD con la produzione N4P... dove nel confronto prestazionale l'N4P AMD non paga assolutamente nulla (anzi, vs Arrow, per le prestazioni massime, consuma addirittura di più.

Sulla base di ciò...
Epyc Zen5 N4P --> Zen6 N3P
Epyc Zen5C N3E --> Zen6C N2

Semplicemente perchè il maggior costo a wafer del 2nm serve se si sfrutta la maggiore densità, ed è ovvio che un Chiplet X32 con 128MB di L3 necessiti della maggiore densità, e con frequenze massime di 4,5GHz (a spanna) non pesa assolutamente che il PP sia liscio.

Ma per desktop/Epyc Zen6, il discorso cambia. L'MCM, necessita di un bilanciamento tra dimensione die e package.
L'MCM aumenta la resa vs monolitico perchè si fraziona la CPU in più parti (esempio banale se ho 1 errore, se la CPU è divisa in 3 die, 1 si butta e 2 sono sani, mentre se fosse 1 unico die, sarebbe da buttare), ma poi impacchettare le parti ga un costo. Il bilanciamento c'è quando l'aumento di resa è massimo e il costo impacchettamento minimo.

Realizzare un Chiplet Zen6 sul 2nm, non è compatibile con un core count X12, per il discorso sopra, semplicemente perchè il 2nm permettemdo un X32 Zen6C sul 2nm, la finestra area UTILE (discorso sopra) sarebbe tra un chiplet X16 e X24... non certamente X12.

A sto punto, perchè spendere di più (2nm vs 3nm) per una densità maggiore che nel chiplet Zen6 non serve (a quel core-count) considerando anche che con quel core-count (X12) con un PPT 100-150W si otterrebbero frequenze alte dove un N3P (meno costoso) ne uscirebbe meglio vs un N2?

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