AMD EPYC di sesta generazione Venice: fino a 256 core e tantissima cache (non 3D)?

[Redazione di Hardware Upg]

Link alla notizia: https://www.hwupgrade.it/news/cpu/am...3d_138582.html

Sono emerse indiscrezioni sui processori EPYC Venice di 6a generazione, basati su core Zen 6 e Zen 6c. Previsti fino a 256 core, cache L3 fino a 1 GB e TDP fino a 600W. I chip, prodotti a 2 nanometri, sono attesi al debutto nel 2026.

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[Opteranium]

pazzesco, 256 core, 1GB di cache

[paolo.oliva2]

Secondo me ul 2nm TSMC sarà utilizzato solamente per i Zen6C, e per Epyc Zen6/desktop si utilizzerà l'N3P TSMC.

E' più "naturale", perchè al momento Zen5 è prodotto sull'N4P TSMC e sull'N3E solamente Zen5C.

Le differenze silicio tra N4P e N3E stanno tutte nella densità (N3E maggiore) e nell'efficienza ma solamente a frequenze basse, perchè a frequenze alte, l'N4P è un affinamento proprio per migliorare il consumo e permettere frequenze alte, mentre l'N3B/N3E sono PP "lisci". Un esempio è Intel con la sua produzione sul 3nm TSMC vs AMD con la produzione N4P... dove nel confronto prestazionale l'N4P AMD non paga assolutamente nulla (anzi, vs Arrow, per le prestazioni massime, consuma addirittura di più).

Sulla base di ciò...
Epyc Zen5 N4P --> Zen6 N3P
Epyc Zen5C N3E --> Zen6C N2

Semplicemente perchè il maggior costo a wafer del 2nm serve se si sfrutta la maggiore densità, ed è ovvio che un Chiplet X32 con 128MB di L3 necessiti della maggiore densità, e con frequenze massime di 4,5GHz (a spanna) non pesa assolutamente che il PP sia liscio.

Ma per desktop/Epyc Zen6, il discorso cambia. L'MCM, necessita di un bilanciamento tra dimensione die e package.
L'MCM aumenta la resa vs monolitico perchè si fraziona la CPU in più parti (esempio banale se ho 1 errore, se la CPU è divisa in 3 die, 1 si butta e 2 sono sani, mentre se fosse 1 unico die, sarebbe da buttare), ma poi impacchettare le parti ga un costo. Il bilanciamento c'è quando l'aumento di resa è massimo e il costo impacchettamento minimo.

Realizzare un Chiplet Zen6 sul 2nm, non è compatibile con un core count X12, per il discorso sopra, semplicemente perchè il 2nm permettemdo un X32 Zen6C sul 2nm, la finestra area UTILE (discorso sopra) sarebbe tra un chiplet X16 e X24... non certamente X12.

A sto punto, perchè spendere di più (2nm vs 3nm) per una densità maggiore che nel chiplet Zen6 non serve (a quel core-count) considerando anche che con quel core-count (X12) con un PPT 100-150W si otterrebbero frequenze alte dove un N3P (meno costoso) ne uscirebbe meglio vs un N2?