[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[Ares17]

Originariamente inviato da carlottoIIx6

c'è un problema non da poco
un 8 moduli amd andrà molto più veloce di un x8 classico intel con 16 thrend
se costassero uguali, intel andrebbe in fallimento

Ma difatti bd è destinato a primeggiare sui server, vero cavallo di battaglia di amd dai primi opteron e quello è un mercato che anche a vendere a basso costo non credo che si possa andare in perdita (ma nemmeno in pareggio).

[Gigamez]

Originariamente inviato da carlottoIIx6

c'è un problema non da poco
un 8 moduli amd andrà molto più veloce di un x8 classico intel con 16 thrend
se costassero uguali, intel andrebbe in fallimento

ti sbagli: molta pubblicità, "qualche accordo" con i partners, una ritoccata ai compilatori.. e passa la paura! XD

A parte gli scherzi: io fin dall'inizio sostengo l'idea che i moduli AMD vadano intesi un pò come dei cores "tradizionali" con pero' una sorta di smt "fisico". D'altra parte la stessa AMD ha dichiarato cose di questo tipo, mica io! XD
Tutto combacerebbe infatti con le affermazioni fatte, ed una prima possibilità di riscontro la avremmo a partire dalla tipologia di architettura, particolarmente integrata nei moduli, caratterizzata da molte risorse condivise. La possibilità proposta da JDM70 è a mio parere da prendere in seria considerazione: se si avesse un singolo Thread si potrebbero usare tutte le risorse per un solo core INT; quando si eseguono programmi pesantemente multitasking il processore potrebbe entrare in modalità "SMT FISICO", in modo da gestire il doppio dei threads con conseguente consistente guadagno prestazionale.

La effettiva realizzabilità di queste mie personali ipotesi alla fine dipendera' completamente dalla bontà del silicio di GF, ma se fate 2 calcoli in termini di superficie occupata e pensando che ci sara' un nuovo processo produttivo.. beh, vi renderete conto che le possibilità di una mossa (per nulla sorprendente, a dire la verità) in questo senso da parte di AMD ci potrebbe stare tutta..
Magari un 8 Moduli-16Thread sarebbe per ora troppo.. ma un 6 moduli 12 thread (in ambito desktop) ci sta eccome, cosi' come invece per ambito server potrebbe starci il 6+6moduli, al pari di come fatto finora.

Io ci spero davvero, ma come gia' detto sono piuttosto fiducioso

[paolo.oliva2]

Originariamente inviato da Gigamez

ti sbagli: molta pubblicità, "qualche accordo" con i partners, una ritoccata ai compilatori.. e passa la paura! XD

A parte gli scherzi: io fin dall'inizio sostengo l'idea che i moduli AMD vadano intesi un pò come dei cores "tradizionali" con pero' una sorta di smt "fisico". D'altra parte la stessa AMD ha dichiarato cose di questo tipo, mica io! XD
Tutto combacerebbe infatti con le affermazioni fatte, ed una prima possibilità di riscontro la avremmo a partire dalla tipologia di architettura, particolarmente integrata nei moduli, caratterizzata da molte risorse condivise. La possibilità proposta da JDM70 è a mio parere da prendere in seria considerazione: se si avesse un singolo Thread si potrebbero usare tutte le risorse per un solo core INT; quando si eseguono programmi pesantemente multitasking il processore potrebbe entrare in modalità "SMT FISICO", in modo da gestire il doppio dei threads con conseguente consistente guadagno prestazionale.

La effettiva realizzabilità di queste mie personali ipotesi alla fine dipendera' completamente dalla bontà del silicio di GF, ma se fate 2 calcoli in termini di superficie occupata e pensando che ci sara' un nuovo processo produttivo.. beh, vi renderete conto che le possibilità di una mossa (per nulla sorprendente, a dire la verità) in questo senso da parte di AMD ci potrebbe stare tutta..
Magari un 8 Moduli-16Thread sarebbe per ora troppo.. ma un 6 moduli 12 thread (in ambito desktop) ci sta eccome, cosi' come invece per ambito server potrebbe starci il 6+6moduli, al pari di come fatto finora.

Io ci spero davvero, ma come gia' detto sono piuttosto fiducioso

Comunque, se vi ricordate, non dovrebbe uscire windows 8 nel 2011?

Secondo me non esisterebbe un problema di TDP vero e proprio... e quindi sarebbe fattibile.
In pratica, spegnendo i moduli non attivi, un BD X8 o X16 non cambia di una virgola nella frequenza di 1 core attivo o 2... Nel caso di utilizzo di tutti i core, si può sempre applicare una frequenza idonea al TDP, abbassandola all'occorrenza.
Il problema di gestire più core non implicherebbe di per sé un aumento di L3. Che 8 core vadano a 5GHz o 16 core a 2,5GHz di per sé non cambierebbe nulla sulla banda dati.
Tra l'altro, se vogliamo puntualizzare, AMD passa dalle DDR3 1333 alle DDR3 1850 e la seconda release del Vcore RAM, 1,4V. Già questo innalzerebbe del 50% la banda. Ma le ultime voci non davano anche un potenziamento ulteriore dell'MC? Non sentite puzza di bruciato? Perché tutto questo potenziamento se già per un X8 basterebbe unicamente il supporto a DDR3 più veloce? Ma se i core aumentano....

Il problema, che vedrei, è nella dimensione del die e relativo costo produzione e vendita.
Ma questo in un certo senso combacerebbe con il fatto di rendere BD il più piccolo possibile... più è piccolo, più moduli in teoria si potrebbero aggiungere contenendo la grandezza del die.
Il nesso sarebbe che se le dimensioni di un BD X12 o X16 fossero vicine a quelle del Thuban, tra processo forse più costoso e innalzamento di die fallati, un prezzo comunque doppio (ma anche triplo) rispetto al Thuban sarebbe proponibile.

Secondo me... all'uscita ci sarà comunque solo BD X8, perché comunque basterebbe a contrastare tranquillamente un SB X4 e i990 X6.
Visto che gli SB X6 e X8 li vedremo a fine 2011, la catena BD sarebbe già in funzione da 6 mesi, con tutti i vantaggi del caso, in primis, massima resa e implementazione low-k se non già disponibile all'uscita.
In fin dei conti, Intel a che prezzo commercializzerà gli SB X8? Con un X6 odierno quasi a 1000€, già sarebbe un miracolo vedere un SB X8 a 800€. Se BD X8 potrebbe avere un prezzo onesto sui 400€, un BD X16 potrebbe costare in linea a SB X8... ma comunque risultare NETTAMENTE più veloce, sia in monocore ed ancor più in multicore... praticamente quasi doppiandolo.

[bicchiere]

Originariamente inviato da paolo.oliva2

Comunque, se vi ricordate, non dovrebbe uscire windows 8 nel 2011?

Direi di no.
Ciclo di sviluppo di tre anni.
Seven è uscito a ottobre 2009,
Windows 8 uscità attorno a ottobre 2012.

[<<hacker>>]

qualcuno mi sa dare un link oppure info per il nuovo x6 a 3.3 ghz?

[dark.halo]

Io invece spero in qualche iniziativa dei produttori di mobo, di far uscire anche per il mercato desktop un dual socket su piattaforma g34.
immaginatevi adesso se un bd x12 3ghz costasse 600€, mettetene 2 dentro e sono 1200€,facciamo 400€ per la mobo,più 160€ x2 4 moduli di ram 1866 per socket.
insomma si andrebbe a spendere 200/300€ euro in più di una piattaforma intel extreme,ma con il doppio delle prestazioni,ne venderebbero a bizzeffe.

[paolo.oliva2]

Originariamente inviato da dark.halo

Io invece spero in qualche iniziativa dei produttori di mobo, di far uscire anche per il mercato desktop un dual socket su piattaforma g34.
immaginatevi adesso se un bd x12 3ghz costasse 600€, mettetene 2 dentro e sono 1200€,facciamo 400€ per la mobo,più 160€ x2 4 moduli di ram 1866 per socket.
insomma si andrebbe a spendere 200/300€ euro in più di una piattaforma intel extreme,ma con il doppio delle prestazioni,ne venderebbero a bizzeffe.

Allucinante...
Prevederei portaceneri stracolmi, notti insonni e internet sovraccarica a postare i bench ... ma sai che libidine...

[greeneye]

Originariamente inviato da dark.halo

Io invece spero in qualche iniziativa dei produttori di mobo, di far uscire anche per il mercato desktop un dual socket su piattaforma g34.
immaginatevi adesso se un bd x12 3ghz costasse 600€, mettetene 2 dentro e sono 1200€,facciamo 400€ per la mobo,più 160€ x2 4 moduli di ram 1866 per socket.
insomma si andrebbe a spendere 200/300€ euro in più di una piattaforma intel extreme,ma con il doppio delle prestazioni,ne venderebbero a bizzeffe.

Per le dual socket c'e' il C32.

[dark.halo]

Originariamente inviato da paolo.oliva2

Allucinante...
Prevederei portaceneri stracolmi, notti insonni e internet sovraccarica a postare i bench ... ma sai che libidine...

questo video mostra Zacate alle prese con una demo in directcompute del motore fisico Bullet Physics.

http://www.youtube.com/watch?v=SnEERBcTqok

Secondo me in futuro,le apu in presenza di una vga discreta accelereranno la fisica nei giochi che adotteranno il motore fisico AMD.

EDIT:
@greeneye
io mi riferivo proprio all'adozione del socket g32 con chipset desktop (ovviamente con le modifiche del caso al bus hypertransport per supportare il dual cpu).
più o meno come ha fatto intel con la piattaforma skulltraill

[Gigamez]

Originariamente inviato da paolo.oliva2

Comunque, se vi ricordate, non dovrebbe uscire windows 8 nel 2011?

Secondo me non esisterebbe un problema di TDP vero e proprio... e quindi sarebbe fattibile.
In pratica, spegnendo i moduli non attivi, un BD X8 o X16 non cambia di una virgola nella frequenza di 1 core attivo o 2... Nel caso di utilizzo di tutti i core, si può sempre applicare una frequenza idonea al TDP, abbassandola all'occorrenza.
Il problema di gestire più core non implicherebbe di per sé un aumento di L3. Che 8 core vadano a 5GHz o 16 core a 2,5GHz di per sé non cambierebbe nulla sulla banda dati.
Tra l'altro, se vogliamo puntualizzare, AMD passa dalle DDR3 1333 alle DDR3 1850 e la seconda release del Vcore RAM, 1,4V. Già questo innalzerebbe del 50% la banda. Ma le ultime voci non davano anche un potenziamento ulteriore dell'MC? Non sentite puzza di bruciato? Perché tutto questo potenziamento se già per un X8 basterebbe unicamente il supporto a DDR3 più veloce? Ma se i core aumentano....

Il problema, che vedrei, è nella dimensione del die e relativo costo produzione e vendita.
Ma questo in un certo senso combacerebbe con il fatto di rendere BD il più piccolo possibile... più è piccolo, più moduli in teoria si potrebbero aggiungere contenendo la grandezza del die.
Il nesso sarebbe che se le dimensioni di un BD X12 o X16 fossero vicine a quelle del Thuban, tra processo forse più costoso e innalzamento di die fallati, un prezzo comunque doppio (ma anche triplo) rispetto al Thuban sarebbe proponibile.

Secondo me... all'uscita ci sarà comunque solo BD X8, perché comunque basterebbe a contrastare tranquillamente un SB X4 e i990 X6.
Visto che gli SB X6 e X8 li vedremo a fine 2011, la catena BD sarebbe già in funzione da 6 mesi, con tutti i vantaggi del caso, in primis, massima resa e implementazione low-k se non già disponibile all'uscita.
In fin dei conti, Intel a che prezzo commercializzerà gli SB X8? Con un X6 odierno quasi a 1000€, già sarebbe un miracolo vedere un SB X8 a 800€. Se BD X8 potrebbe avere un prezzo onesto sui 400€, un BD X16 potrebbe costare in linea a SB X8... ma comunque risultare NETTAMENTE più veloce, sia in monocore ed ancor più in multicore... praticamente quasi doppiandolo.

Mi stavo rileggendo la spiegazione da me fatta a Carlotto riguardante l'architettura di BD descritta in un ottimo articolo da lui segnalato.
http://www.hwupgrade.it/forum/showpo...postcount=3254

Mi azzardero' a dirti di piu': la storia annunciata anni fa da AMD riguardante la teoria del "Reverse Hyper-threading" e di cui ora si sono perse le voci e le speranze potrebbe essere a mio parere il possibile vero segreto relativo a questi misteriosi "moduli".
So che farò un discorso piuttosto ipotetico, ma d'altra parte questo e' il thread apposito, no?

Per chi non lo sapesse il reverse Hyper-threading molto in breve è tecnologia (per ora esistente solo su carta) atta a eseguire un programma tipicamente "mono-thread" su piu' cores del processore.
Ipotesi: in ottica "modulo" sarebbe possibile eseguire un programma monothread, smistando i calcoli su due unità INT in maniera parallela? Se cosi' fosse sarebbe DAVVERO un SMT FISICO, e non semplicemente due cores con unità in condivisione, non credete?
Ovviamente per poter fare questo servirebbero degli algoritmi di decode e branch prediction davvero sofisticati, ma se guardate l'architettura di BD nel dettaglio (anche solo rileggendo il link della spiegazione riguardante l'articolo sopra descritto), vedrete che qualcosa di strano effettivamente c'e':

1)l'unità di fetch e' UNA SOLA per modulo. Una cosa davvero strana se si ragionasse in termini di cores indipendenti e quindi operanti in maniera "classica": perche' "raccogliere le informazioni" da elaborare per un solo Thread, quando si hanno a disposizione 2 moduli INT?
2)Se c'e' una cosa che AMD sta nascondendo piu' di tutte e' tutto quello che riguarda gli algoritmi di Branch Prediction. Perche'? Potrebbe essere che ragionino in un'ottica di smistamento delle elaborazioni su 2 cores int? Sappiamo solo per ora che il BTB e' grosso LA META' dell'attuale k10. Possibile che BD sia in grado di prevedere meta' dei salti? ..oppure semplicemente e' in grado di "elaborarli" piu' velocemente (al doppio della velocita', avendo appunto il doppio dei cores INT per modulo)?
3)Di questo non sono sicuro, ma nel k10 le unita' di decode da quello che ho letto sono "esclusive", ovvero possono decodificare solamente una alla volta, e non simultaneamente. In ogni modulo BD abbiamo 4 unità di decode (da quanto ho capito) indipendenti, ed in grado di codificare simultaneamente. Possibile che tutta questa potenza di decode sia solo fine a se' stessa, avendo oltretutto per ogni unità INT meno risorse di memoria rispetto a quelle che aveva l'architettura k10 per ogni unita' INT? ..anche qui c'e' qualcosa che non torna, a mio parere.

L'unica cosa che in tutto questo ragionamento non quadra riguarda la "retire unit". Abbiamo visto dagli schemi che abbiamo una retire per ogni core INT. Se ragionassero in un'ottica di SMT Hardware suppongo l'unita' di retire debba essere unica per modulo, e non per core! Vedremo, perche' a mio parere negli schemi che abbiamo visto fin'ora c'e' qualcosa che non quadra..

Insomma: il mio sospetto e' che ci sia la possibilità di vedere davvero qualcosa che qui nessuno si sta nemmeno immaginando. Attenzione, non voglio dire che SICURAMENTE sara' cosi', ma il fatto di non ammettere questa possibilità, arrivati a questo punto, vedendo certe "stranezze" architetturali, ricordando cio' che AMD disse ufficialmente piu' e piu' volte riguardo al suo SMT hardware, ricordando cio' che disse riguardo sl confronto "cores fisici / cores logici", facendo dei semplici calcoli relativi alla superficie di silicio occupata dai moduli (nascosta anch'essa da AMD), osservando la tipologia di risorse condivise nel modulo dai cores INT e, perchè no, ricordando le vecchie dicerie su un "reverse Hyperthreading".. sarebbe quantomeno limitante.

Se davvero cosi' fosse ecco spiegato il vero motivo dei moduli: Creare degli algoritmi di reverse Hyperthreading relativi a TUTTI i cores sarebbe dispendiosissimo, infatti non si potrebbero riutilizzare i proci con moduli fallati, ed ogni tipologia di processore andrebbe riprogrammata in base al numero dei cores. Con i moduli diventa tutto piu' semplice e si abbattono i costi, pur avendo teoricamente meno prestazione assoluta nell'ambito del singolo thread.

Sono ipotesi fantasiose, me ne rendo conto.. ma detto cio', che ne pensate?

[paolo.oliva2]

Originariamente inviato da Gigamez

Mi stavo rileggendo la spiegazione da me fatta a Carlotto riguardante l'architettura di BD descritta in un ottimo articolo da lui segnalato.
http://www.hwupgrade.it/forum/showpo...postcount=3254

Mi azzardero' a dirti di piu': la storia annunciata anni fa da AMD riguardante la teoria del "Reverse Hyper-threading" e di cui ora si sono perse le voci e le speranze potrebbe essere a mio parere il possibile vero segreto relativo a questi misteriosi "moduli".
So che farò un discorso piuttosto ipotetico, ma d'altra parte questo e' il thread apposito, no?

Per chi non lo sapesse il reverse Hyper-threading molto in breve è tecnologia (per ora esistente solo su carta) atta a eseguire un programma tipicamente "mono-thread" su piu' cores del processore.
Ipotesi: in ottica "modulo" sarebbe possibile eseguire un programma monothread, smistando i calcoli su due unità INT in maniera parallela? Se cosi' fosse sarebbe DAVVERO un SMT FISICO, e non semplicemente due cores con unità in condivisione, non credete?
Ovviamente per poter fare questo servirebbero degli algoritmi di decode e branch prediction davvero sofisticati, ma se guardate l'architettura di BD nel dettaglio (anche solo rileggendo il link della spiegazione riguardante l'articolo sopra descritto), vedrete che qualcosa di strano effettivamente c'e':

1)l'unità di fetch e' UNA SOLA per modulo. Una cosa davvero strana se si ragionasse in termini di cores indipendenti e quindi operanti in maniera "classica": perche' "raccogliere le informazioni" da elaborare per un solo Thread, quando si hanno a disposizione 2 moduli INT?
2)Se c'e' una cosa che AMD sta nascondendo piu' di tutte e' tutto quello che riguarda gli algoritmi di Branch Prediction. Perche'? Potrebbe essere che ragionino in un'ottica di smistamento delle elaborazioni su 2 cores int? Sappiamo solo per ora che il BTB e' grosso LA META' dell'attuale k10. Possibile che BD sia in grado di prevedere meta' dei salti? ..oppure semplicemente e' in grado di "elaborarli" piu' velocemente (al doppio della velocita', avendo appunto il doppio dei cores INT per modulo)?
3)Di questo non sono sicuro, ma nel k10 le unita' di decode da quello che ho letto sono "esclusive", ovvero possono decodificare solamente una alla volta, e non simultaneamente. In ogni modulo BD abbiamo 4 unità di decode (da quanto ho capito) indipendenti, ed in grado di codificare simultaneamente. Possibile che tutta questa potenza di decode sia solo fine a se' stessa, avendo oltretutto per ogni unità INT meno risorse di memoria rispetto a quelle che aveva l'architettura k10 per ogni unita' INT? ..anche qui c'e' qualcosa che non torna, a mio parere.

L'unica cosa che in tutto questo ragionamento non quadra riguarda la "retire unit". Abbiamo visto dagli schemi che abbiamo una retire per ogni core INT. Se ragionassero in un'ottica di SMT Hardware suppongo l'unita' di retire debba essere unica per modulo, e non per core! Vedremo, perche' a mio parere negli schemi che abbiamo visto fin'ora c'e' qualcosa che non quadra..

Insomma: il mio sospetto e' che ci sia la possibilità di vedere davvero qualcosa che qui nessuno si sta nemmeno immaginando. Attenzione, non voglio dire che SICURAMENTE sara' cosi', ma il fatto di non ammettere questa possibilità, arrivati a questo punto, vedendo certe "stranezze" architetturali, ricordando cio' che AMD disse ufficialmente piu' e piu' volte riguardo al suo SMT hardware, ricordando cio' che disse riguardo sl confronto "cores fisici / cores logici", facendo dei semplici calcoli relativi alla superficie di silicio occupata dai moduli (nascosta anch'essa da AMD), osservando la tipologia di risorse condivise nel modulo dai cores INT e, perchè no, ricordando le vecchie dicerie su un "reverse Hyperthreading".. sarebbe quantomeno limitante.

Se davvero cosi' fosse ecco spiegato il vero motivo dei moduli: Creare degli algoritmi di reverse Hyperthreading relativi a TUTTI i cores sarebbe dispendiosissimo, infatti non si potrebbero riutilizzare i proci con moduli fallati, ed ogni tipologia di processore andrebbe riprogrammata in base al numero dei cores. Con i moduli diventa tutto piu' semplice e si abbattono i costi, pur avendo teoricamente meno prestazione assoluta nell'ambito del singolo thread.

Sono ipotesi fantasiose, me ne rendo conto.. ma detto cio', che ne pensate?

Secondo me AMD si sta muovendo in quella direzione che tu hai descritto, che poi, se vogliamo, sarebbe né più né meno obbligato, visto che comunque Fusion2 dovrebbe essere con delle differenze, certamente, ma nella logica simile.

Per il discorso fantasia... beh, è impossibile non mettercela con l'NDA. Ma non dobbiamo confondere la fantasia con la fantascienza, che è tutta un'altra cosa. La fantasia è riuscire a riunire tutte le piccole informazioni e trovare una correlazione, per poi avanzare delle ipotesi.

Non dobbiamo dimenticare, poi, che il post ad esempio di quel manager software, che attribuisce a BD praticamente potenze simili a SB. Guardate che è sottile... a quei livelli, affermazioni simili mettono in gioco la reputazione della persona, oltre poi che il comportamento è più "politico", nel senso che si maschera un pochino la propria idea con la prerogativa di non calpestare i piedi a nessuno. Poi le affermazioni AMD, le contro-informazioni Intel, contratti importanti con aziende produttrici di hardware, possono essere possibili unicamente nel caso che la sostanza ci sia, eccome.

Pensare ad un BD come a Thuban con 2 core in più e clock più alti, non può ASSOLUTAMENTE avere questo effetto.
Inoltre, AMD non ha un budget alla Intel, nel senso che, come più volte molti hanno postato, BD dovrebbe rimanere sul campo almeno 3 anni... Non può assolutamente essere un Phenom II più veloce.

[Ares17]

Originariamente inviato da paolo.oliva2

Secondo me AMD si sta muovendo in quella direzione che tu hai descritto, che poi, se vogliamo, sarebbe né più né meno obbligato, visto che comunque Fusion2 dovrebbe essere con delle differenze, certamente, ma nella logica simile.

Per il discorso fantasia... beh, è impossibile non mettercela con l'NDA. Ma non dobbiamo confondere la fantasia con la fantascienza, che è tutta un'altra cosa. La fantasia è riuscire a riunire tutte le piccole informazioni e trovare una correlazione, per poi avanzare delle ipotesi.

Non dobbiamo dimenticare, poi, che il post ad esempio di quel manager software, che attribuisce a BD praticamente potenze simili a SB. Guardate che è sottile... a quei livelli, affermazioni simili mettono in gioco la reputazione della persona, oltre poi che il comportamento è più "politico", nel senso che si maschera un pochino la propria idea con la prerogativa di non calpestare i piedi a nessuno. Poi le affermazioni AMD, le contro-informazioni Intel, contratti importanti con aziende produttrici di hardware, possono essere possibili unicamente nel caso che la sostanza ci sia, eccome.

Pensare ad un BD come a Thuban con 2 core in più e clock più alti, non può ASSOLUTAMENTE avere questo effetto.
Inoltre, AMD non ha un budget alla Intel, nel senso che, come più volte molti hanno postato, BD dovrebbe rimanere sul campo almeno 3 anni... Non può assolutamente essere un Phenom II più veloce.

Sul reverse HT avrei i miei dubbi (splittare un th mono su due core mi pare molto improbabile).
L'unico uso potrebbe essere quello di fare eseguire al secondo core una diramazione meno probabile del codice rispetto a quella che viene elaborata nel primo, ed in caso di mancato Hit avere gia l'elaborazione pronta.
Ma credo che un approcio simile, anche se possibile, porta pochi benefici, anche se considerando il clock vincolato per il momento al modulo e non al singolo core in termini di tdp non dovrebbe essere troppo penalizzante, anche a fronte di un aumento dell'ipc del modulo in single th tra il 5 ed il 15%
Sarei curioso di leggere cosa ne pensa Bjt su questa mia ipotesi.

[affiu]

io penso una cosa ,per non essere troppo convergente(o insistente),che siamo di fronte ad una serie di novità che ,per non essere troppo fantascientifico(come dice giustamente paolo),se analizzate combaciano in alcuni punti

è chiaro che stiamo ai confini di questa ''terra promessa'',in cui prima di entrare si assiste a queste nuove architetture,ma infondo una parola li accomuna:la ''compartimentazione''

se guardiamo bene ,tanto per essere increduli,la filosofia è sempre quella.Da un lato bulldozer con il mistero modulo, dall'altro apu,e se fate caso al caso(discutibile) ,anche i chip della serie 4 rispetto alla serie 5 delle schede grafiche presentano una certa compartimentazione hardware(rv770&rv870,che ''dimostrano''che la strada sia buona)).......il tutto(anche di sola fantasia) sembra combaciare

dovranno prima o poi far intravedere cosa sarà una miscela di tutti questi ''comparti miscelati'' insieme, di natura diversa ma costruiti per essere una cosa sola

non desisto di ammettere che gia solo immaginarle gli uni accanto agli altri in maniera quasi indistinguibile questi comparti ,mi basta già...figuriamoci vederli in azione

ci sarà certamente ancora del tempo,ma le padelle avrebbero gli anni contati ed il loro destino neanche sarà rimpianto

[Gigamez]

Originariamente inviato da paolo.oliva2

Secondo me AMD si sta muovendo in quella direzione che tu hai descritto, che poi, se vogliamo, sarebbe né più né meno obbligato, visto che comunque Fusion2 dovrebbe essere con delle differenze, certamente, ma nella logica simile.

Per il discorso fantasia... beh, è impossibile non mettercela con l'NDA. Ma non dobbiamo confondere la fantasia con la fantascienza, che è tutta un'altra cosa. La fantasia è riuscire a riunire tutte le piccole informazioni e trovare una correlazione, per poi avanzare delle ipotesi.

Non dobbiamo dimenticare, poi, che il post ad esempio di quel manager software, che attribuisce a BD praticamente potenze simili a SB. Guardate che è sottile... a quei livelli, affermazioni simili mettono in gioco la reputazione della persona, oltre poi che il comportamento è più "politico", nel senso che si maschera un pochino la propria idea con la prerogativa di non calpestare i piedi a nessuno. Poi le affermazioni AMD, le contro-informazioni Intel, contratti importanti con aziende produttrici di hardware, possono essere possibili unicamente nel caso che la sostanza ci sia, eccome.

Pensare ad un BD come a Thuban con 2 core in più e clock più alti, non può ASSOLUTAMENTE avere questo effetto.
Inoltre, AMD non ha un budget alla Intel, nel senso che, come più volte molti hanno postato, BD dovrebbe rimanere sul campo almeno 3 anni... Non può assolutamente essere un Phenom II più veloce.

hehe, che vuoi farci: mi piace fantasticare!
che poi a ben pensarci questo sarebbe a mio parere l'uso piu' logico per una architettura modulare di questo tipo, anche se ovviamente sarebbe di difficilissima implementazione. Il discorso del risparmio di silicio (per produrre al max dei 4 moduli, poi) a mio parere da solo non regge e non giustifica un cambiamento cosi' radicale di architettura.

Magari Bulldozer sara' anche in questo una fase embrionale per fusion2, dove oltre alla GPU al posto della FPU ci sara' magari davvero un reverse Hyperthreading.. Basterebbe (detto cosi' sembra semplice) lavorare "a monte" per quanto riguarda gli algoritmi di smistamento delle singole istruzioni ed a valle per unificare le retire units.. (altra ipotesi!)

Non voglio fare fantascienza, comunque.. volevo solo porre dei quesiti interessanti per vedere se ci sarebbe oggettivamente spazio per ipotizzare "fantasticherie" di questo tipo, pur sapendo che oggettivamente sarebbe molto difficile vedere tutto in BD (anche se ammetto di non escludere nulla a priori).

[cionci]

Volevo farvi notare una cosa. Tempo fa avevo provato a ricostruire (sulla base di ipotesi fatte da un altro sito con il quale però non concordavo sulla ricostruzione finale) le unità di esecuzione del BD dall'immagine camuffata rilasciata da AMD e questo era il risultato:


Oggi mi è venuto in mente che AMD aveva dichiarato che l'aggiunta di un core int provocava un aumento di solamente il 12% dell'area occupata dal modulo. Ebbene...ho verificato e l'area occupata da LD/ST Unit, Int Core, relativa L1 dati e Int Scheduler è esattamente il 12% del modulo

[paolo.oliva2]

Originariamente inviato da Gigamez

hehe, che vuoi farci: mi piace fantasticare!
che poi a ben pensarci questo sarebbe a mio parere l'uso piu' logico per una architettura modulare di questo tipo, anche se ovviamente sarebbe di difficilissima implementazione. Il discorso del risparmio di silicio (per produrre al max dei 4 moduli, poi) a mio parere da solo non regge e non giustifica un cambiamento cosi' radicale di architettura.

Magari Bulldozer sara' anche in questo una fase embrionale per fusion2, dove oltre alla GPU al posto della FPU ci sara' magari davvero un reverse Hyperthreading.. Basterebbe (detto cosi' sembra semplice) lavorare "a monte" per quanto riguarda gli algoritmi di smistamento delle singole istruzioni ed a valle per unificare le retire units.. (altra ipotesi!)

Non voglio fare fantascienza, comunque.. volevo solo porre dei quesiti interessanti per vedere se ci sarebbe oggettivamente spazio per ipotizzare "fantasticherie" di questo tipo, pur sapendo che oggettivamente sarebbe molto difficile vedere tutto in BD (anche se ammetto di non escludere nulla a priori).

Io veramente avevo scritto che tu avevi fantasia a collegare il tutto, ma che assolutamente non avevi scritto fantascienza.

[paolo.oliva2]

Originariamente inviato da cionci

Volevo farvi notare una cosa. Tempo fa avevo provato a ricostruire (sulla base di ipotesi fatte da un altro sito con il quale però non concordavo sulla ricostruzione finale) le unità di esecuzione del BD dall'immagine camuffata rilasciata da AMD e questo era il risultato:


Oggi mi è venuto in mente che AMD aveva dichiarato che l'aggiunta di un core int provocava un aumento di solamente il 12% dell'area occupata dal modulo. Ebbene...ho verificato e l'area occupata da LD/ST Unit, Int Core, relativa L1 dati e Int Scheduler è esattamente il 12% del modulo

Ma, alla fine... contando la diminuzione della superficie del modulo rispetto ai 2 core Phenom II classici, e valutando anche la diminuzione nel passaggio dal 45nm al 32nm... un BD X12 starebbe dentro alla superficie di un die Thuban X6? (secondo te)

[Gigamez]

Originariamente inviato da paolo.oliva2

Io veramente avevo scritto che tu avevi fantasia a collegare il tutto, ma che assolutamente non avevi scritto fantascienza.

ops, allora scusa : avevo capito sinceramente il contrario!

Beh, allora sentiamo i piu' esperti (bjt2 in primis) cosa ne pensano di un'ipotesi del genere!

[Gigamez]

Originariamente inviato da Ares17

Sul reverse HT avrei i miei dubbi (splittare un th mono su due core mi pare molto improbabile).
L'unico uso potrebbe essere quello di fare eseguire al secondo core una diramazione meno probabile del codice rispetto a quella che viene elaborata nel primo, ed in caso di mancato Hit avere gia l'elaborazione pronta.
Ma credo che un approcio simile, anche se possibile, porta pochi benefici, anche se considerando il clock vincolato per il momento al modulo e non al singolo core in termini di tdp non dovrebbe essere troppo penalizzante, anche a fronte di un aumento dell'ipc del modulo in single th tra il 5 ed il 15%
Sarei curioso di leggere cosa ne pensa Bjt su questa mia ipotesi.

si, ma immagina ad esempio di splittare magari solo le "micro-op INT" gia' codificate dalla fase di decode (ricordo che BD avra' BEN 4 decoder).. Il Fetch e' unificato, quindi i moduli tra loro devono avere una qualche correlazione biunivoca! non sarebbe cosi' assurda come ipotesi, vista l'architettura del modulo!

esempio di flusso della esecuzione di un programma mono-thread (semplifico al max):
1)Fetch modulare (unico per i due cores int) che cerca e seleziona le informazioni da eseguire del programma mono-thread. Fino ad ora sappiamo che questa fase sara' gestita a livello di modulo e non a lv di core, quindi ci potrebbe stare.
2)Il decoder che creerà le micro-ops da eseguire sarà anch'esso condiviso dai cores INT. Per ora sappiamo che ci saranno 4 unità decoder per modulo che agiscono per entrambi i cores INT in maniera NON indipendente, quindi sarebbe possibile. La cosa si farebbe davvero delicata (a livello implementativo) per quanto riguarda il branch prediction, ma immaginiamo per un attimo un algoritmo funzionante in grado di gestire le micro-ops, i salti e tutto quanto su appunto 2 moduli di exec INT. In un caso del genere la memoria di buffer dei branch potrebbe teoricamente essere diciamo la meta' di quella del K10, in quanto si avrebbe una esecuzione parallela e potenzialmente quindi "doppia". Magari è un caso, ma fino ad ora sappiamo che questa memoria di Buffer e' esattamente grande la meta' di quella del k10.. (ho fatto delle ricerche al riguardo, ma spero di non aver detto una idiozia XD )

guardate bene questa immagine:
http://www.hardwaresecrets.com/fulli...hp?image=28025

Fino a qui tutto potrebbe essere possibile (difficoltà implementative a parte), ma l'unica cosa che davvero non quadra in tutto questo fanta-ragionamento sono quelle retire units separate, a meno che non esista una ulteriore "retire-module" (assente in quella figura) che metta insieme le operazioni ricomposte dalle 2 retire units (fantascienza? uhm.. forse si, ma chissà.. )

d'altra parte se davvero fossero totalmente indipendenti questi benedetti Cores INT non dovrebbero avere decoders e fetches anch'essi indipendenti?
E se fosse cosi', allora come si potrebbe mettere un'unica FPU al servizio di due moduli INT?

Insomma, non sono un vero esperto (invoco bjt2 per smentirmi o supportarmi al riguardo) ma a mio modesto parere c'e' assolutamente qualcosa che non va in quelle immagini che finora abbiamo visto. AMD sta nascondendo qualcosa, questo ormai secondo me e' sicuro. Molto difficile che sia un "reverse Hyperthreading" in "piccolo" (solo su due cores INT), ma -ripeto- secondo me le possibilità potrebbero anche esserci.

[Ares17]

Originariamente inviato da Gigamez

si, ma immagina ad esempio di splittare magari solo le "micro-op INT" gia' codificate dalla fase di decode (ricordo che DB avra' BEN 4 decoder).. Il Fetch e' unificato, quindi i moduli tra loro devono avere una qualche correlazione biunivoca! non sarebbe cosi' assurda come ipotesi, vista l'architettura del modulo!

esempio di flusso della esecuzione di un programma mono-thread (semplifico al max):
1)Fetch modulare (unico per i due cores int) che cerca e seleziona le informazioni da eseguire del programma mono-thread. Fino ad ora sappiamo che questa fase sara' gestita a livello di modulo e non a lv di core, quindi ci potrebbe stare.
2)Il decoder che creerà le micro-ops da eseguire sarà anch'esso condiviso dai cores INT. Per ora sappiamo che ci saranno 4 unità decoder per modulo che agiscono per entrambi i cores INT in maniera NON indipendente, quindi sarebbe possibile. La cosa si farebbe davvero delicata (a livello implementativo) per quanto riguarda il branch prediction, ma immaginiamo per un attimo un algoritmo funzionante in grado di gestire le micro-ops, i salti e tutto quanto su appunto 2 moduli di exec INT. In un caso del genere la memoria di buffer dei branch potrebbe teoricamente essere diciamo la meta' di quella del K10, in quanto si avrebbe una esecuzione parallela e potenzialmente quindi "doppia". Magari è un caso, ma fino ad ora sappiamo che questa memoria di Buffer e' esattamente grande la meta' di quella del k10.. (ho fatto delle ricerche al riguardo, ma spero di non aver detto una idiozia XD )

guardate bene questa immagine:
http://www.hardwaresecrets.com/fulli...hp?image=28025

Fino a qui tutto potrebbe essere possibile (difficoltà implementative a parte), ma l'unica cosa che davvero non quadra in tutto questo fanta-ragionamento sono quelle retire units separate, a meno che non esista una ulteriore "retire-module" (assente in quella figura) che metta insieme le operazioni ricomposte dalle 2 retire units (fantascienza? uhm.. forse si, ma chissà.. )

d'altra parte se davvero fossero totalmente indipendenti questi benedetti Cores INT non dovrebbero avere decoders e fetches anch'essi indipendenti?
E se fosse cosi', allora come si potrebbe mettere un'unica FPU al servizio di due moduli INT?

Insomma, non sono un vero esperto (invoco bjt2 per smentirmi o supportarmi al riguardo) ma a mio modesto parere c'e' assolutamente qualcosa che non va in quelle immagini che finora abbiamo visto. AMD sta nascondendo qualcosa, questo ormai secondo me e' sicuro. Molto difficile che sia un "reverse Hyperthreading" in "piccolo" (solo su due cores INT), ma -ripeto- secondo me le possibilità potrebbero anche esserci.

Ci ho pensato durante tutto il pomerigio:
Per aumentare l'ipc in monoth basterebbe che in caso di prediction fault invece di attendere lo svuotamento delle pipeline prima di inserire altri dati da elaborare si manda il tutto in esecuzione sull'altro core (abbassando di molto le latenze).
Questo potrebbe permettere un doppio vantaggio:
utilizzare algoritmi di prefech più spinti e al tempo stesso riddurre di molto i cicli di attesa in caso di fetch fault.
Questo porterebbe il guadagno di ipc ad una notevole impennata (tra un fetch aggressivo ed una notevole tolleranza all'errore, senza peraltro innalzare di un solo watt il tdp del singolo modulo.
Potrebbe sembrare FS, ma credo che con una struttura logica come quella imputata a Bd sia più che possibile e senza le controindicazioni dei processi multith che generalmente sono abbastanza prevedibili limitando le latenze dovute a fetch fault.
Se ho detto una cassanata scusatemi.