AMD Opteron quad core al debutto

Dopo lunga attesa AMD ha ufficialmente presentato la nuova generazione di processori Opteron per sistemi server e workstation, basati su core noto con il nome in codice di Barcelona e caratterizzati dall'integrare al proprio interno 4 core di processore.

Questi processori, posizionati a diretta concorrenza con le soluzioni Xeon serie 5300 di Intel, utilizzano un approccio nativo alle architetture quad core: questo implica che i 4 distinti processori sono montati nello stesso blocco di silicio, e non ottenuti affiancando tra di loro due distinti die di processore dual core. Quest'ultimo approccio è invece seguito dalla rivale Intel, che sin dall'autunno 2006 ha avviato la commercializzazione di soluzioni quad core con questa tecnica.

Le cpu Opteron verranno affiancate, per la fine del quarto trimestre 2007, dalle soluzioni Phenom per sistemi desktop: si tratta di processori quad core basati sulla stessa architettura, dotati tuttavia di supporto alla memoria DDR2 unbuffered contro quella DDR2-667 ECC registered che dev'essere abbinata alle soluzioni Opteron Barcelona serie 23xx.

Di seguito sono riassunte le caratteristiche tecniche delle versioni di processore Opteron Barcelona introdotte quest'oggi da AMD:

Queste le principali caratteristiche che differenziano l'architettura Barcelona da quella delle precedenti cpu Opteron disponibili in commercio, note con il nome in codice di K8:

• 460 milioni di transistor integrati nel die di un processore Barcelona quad core;
• nuove estensioni SSE4a (EXTRQ, INSERTQ, MOVNTSS e MOVNTSD);
• due nuove istruzioni integrate: LZCNT (conta quanti siano negli operanti i bit a zero iniziali) e POPCNT (conta quanti siano negli operanti i bit a uno);
• tecnologia produttiva a 65 nanometri;
• supporto SSE dual 128bit, contro quello a 64bit delle precedenti versioni di processore Athlon 64 e Opteron;
• scheduler in virgola mobile a 36 vie, con ampiezza passata da 64 a 128 bit;
• raddoppio della bandwidth delle instruction fetch, passando da 16 a 32 bytes per ciclo di clock;
• nuova generazione di bus HyperTransport, revision 3.0, inizialmente solo per i processori desktop e in seguito anche sulle soluzioni server;
• raddoppio del bus tra le cache L1 e L2, passato da 128bit a 256bit (2 bus indipendenti da 128bit);
• prefetcher modificati per fornire dati direttamente alla cache L1;
• aggiunta di un prefetcher DRAM integrato nel memory controller;
• memory controller ottimizzato, specificamente sviluppato per sfruttare la presenza di 4 core;
• tecnologia di virtualizzazione migliorata;
• gestione del risparmio energetico più avanzata che in K8.

A questo indirizzo potete trovare un articolo con il quale abbiamo approfondito le caratteristiche architetturali delle cpu Barcelona.