RISC-V alla riscossa: la prima CPU per server, processori fino a 512 core e microcontrollori

[Redazione di Hardware Upg]

Link alla notizia: https://edge9.hwupgrade.it/news/devi...ri_112626.html

Il RISC-V Summit ha visto la presentazione di molte novità parecchio interessanti, dalle prime CPU per server (prodotte da Ventana), fino a processori con un massimo di 512 core (a marchio MIPS!) e microcontrollori (da XMOS)

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[FAM]

Angolo della memoria nerd, il Wii aveva un processore PowerPC, e il coprocessore di sicurezza "Starlet"era ARM.
Nintendo 64, PlayStation, Playstation 2, PSP, se si vogliono fare i nomi corretti.
Oltre che questa MIPS non centra niente con quella storica, nell'intertempo è fallita un numero di volte seconda solo a Commodore.

[nix1]

Mi hai fatto salire la scimmia ;-)
cavoli se ne è passato di tempo

https://it.wikipedia.org/wiki/IBM_System_p

https://it.wikipedia.org/wiki/Silicon_Graphics

https://it.wikipedia.org/wiki/Oracle_Solaris

https://it.wikipedia.org/wiki/Virtual_Address_eXtension

[Opteranium]

se risc-v riuscirà a diventare uno standard trasversale, anzi verticale, dal connettore usb al supercomputer, sarà un bel guadagno per tutti (tranne forse per arm :P)

[LMCH]

XMOS usa un architettura "barrel processor" per i suoi RISC proprietari (se la cpu pipeline é ad N stadi, ma cpu supporta N thread le cui istruzioni vengono eseguite sequenzialmente, ovvero nella pipeline ogni stadio é occupato da una istruzione di un thread diverso dagli altri ). Questo permette di fare a meno di un sacco di circuiteria di gestione degli interlock, stalli, ecc.
In pratica un barrel processor che gira ad F hertz di clock e con pipeline ad N stadi, COME MINIMO é equivalente ad N cpu che girano ad un clock di F/N Hertz.
Non é come una cpu superscalare con N thread, ma é molto più semplice ed i tempi di esecuzione dei singoli thread non fluttuano in base a quanti thread hardware sono attivi (cosa molto utile ad esempio per simulare in software parte dell'hardware di gestione di una certa interfaccia).

Credo che Risc-V sia il set di istruzioni implementato con più microarchitetture differenti (bit-seriale, von Neuman, Harvard, pipelined, superscalare, multithreaded e barrel processor).