Quad Core AMD in dimostrazione a fine 2006

[leoneazzurro]

Originariamente inviato da Free Gordon

Il K8L ne avrà anche di più.. 1MB di cache esclusiva per core e 2MB di cache L3, che fanno 6MB di cache... (anche se la L3 sarà z-ram molto probabilmente, per cui occuperà meno spazio).

Intel Kentsfield (quad core) invece, dovrebbe avere sempre 4MB in totale.

IMHO più probabile sul quad core 512K di cache L2 e 4-5 Mbyte di cache L3

[giovanbattista]

Gente di poca fede, ve lo dicevo che arrivava.

Secondo voi come prestazioni, si può ipotizzare, circa come 4opteron di pari freq. o non c'è verso di fare un confronto, con i dati pubblicati?

[Staffilo1975]

Perchè questa "cosa" di fare a gara di chi arriva al numero di core più elevato?

Vorrei avere una conferma da voi e da HWupgrade.
Mi sembra che l'anno scorso sia stata pubblicata una notizia (se non ricordo male in Punto Informatico) che riguardava l'ingresso nel mercato informatico di una nota azienda Giapponese. Pare che questa azienda, che si occupa della fabbricazione di chip multicore per cluster, abbia deciso di entrare nel "nostro" mercato proponendo un suo modello di chip "depotenziato" ad 8 core.

Non credo di essermelo sognato. Sto già provando a cercare la notizia per conto mio, ma vorrei una conferma esterna.

[leoneazzurro]

Originariamente inviato da giovanbattista

Gente di poca fede, ve lo dicevo che arrivava.

Secondo voi come prestazioni, si può ipotizzare, circa come 4opteron di pari freq. o non c'è verso di fare un confronto, con i dati pubblicati?

Non è possibile il confronto, perchè l'architettura K8L ha parecchi miglioramenti, non solo nell'ambito del calcolo FP.
Ergo, questo quad core dovrebbe essere più potente di quatto Opteron single core e/o due Opteron dual core.

[leoneazzurro]

Originariamente inviato da Staffilo1975

Perchè questa "cosa" di fare a gara di chi arriva al numero di core più elevato?

Vorrei avere una conferma da voi e da HWupgrade.
Mi sembra che l'anno scorso sia stata pubblicata una notizia (se non ricordo male in Punto Informatico) che riguardava l'ingresso nel mercato informatico di una nota azienda Giapponese. Pare che questa azienda, che si occupa della fabbricazione di chip multicore per cluster, abbia deciso di entrare nel "nostro" mercato proponendo un suo modello di chip "depotenziato" ad 8 core.

Non credo di essermelo sognato. Sto già provando a cercare la notizia per conto mio, ma vorrei una conferma esterna.

Stai parlando del Cell, ovviamente. Però il Cell è un'architettura particolare, è una CPU multicore asimmetrico, ossia molto adatta a calcoli FP in singola precisione, meno adatta a tutto il resto. Mentre in questo caso si parla di multicore simmetrico, in quanto tutti i core sono in grado di lavorare nella stessa maniera. Il motivo per cui si rincorre il parallelismo oggi è semplicemente perchè si è raggiunto un punto in cui salire con le frequenze sta diventando più problematico dell'aggiungere ulteriori core (anche grazie alla riduzione dela geometria dei processi utilizzati).

[Staffilo1975]

Okkei, l'ho trovato. Non è una notizia del 2005, ma bensì del Novembre del 2004. Riguarda il chip Niagara di SUN, che mi sembra che sia uscito già da un pezzo ma solo sui server. Nessuno ne sa qualcosa?

[Free Gordon]

Originariamente inviato da MiKeLezZ

4MB + 4MB = 8MB

Dagli shot di cpu-z che ho visto su XS non sembrava, forse perchè non è ancora compatibile col Kentsfield.

Azzo, allora 8MB di L2 sono 600mln di transistor sullo stesso package!! Stica!!

[Free Gordon]

Originariamente inviato da leoneazzurro

IMHO più probabile sul quad core 512K di cache L2 e 4-5 Mbyte di cache L3

Avevo letto quelle specs su Anandtech mi pare, 1MB per core e 2MB di L3, poi non so se siano quelle effettive.

[leoneazzurro]

Originariamente inviato da Free Gordon

Avevo letto quelle specs su Anandtech mi pare, 1MB per core e 2MB di L3, poi non so se siano quelle effettive.

Forse il dual
EDIT: su Anandtech si parla di 2 Mbyte di L3 all'introduzione (ma non si parla di L2) che poi crescerà in dimensione. Credo però che 2 Mbyte siano un pò pochini per un quad core, soprattutto come cache L3 unificata che serve anche epr lo scambio di dati tra le CPU. Mettiamoci anche che la Z-RAM è molto densa... vedremo (a meno che i primi esemplari utilizzino ancora SRAM).

[673781]

raga ma sti proci nuovi quad core saranno solo per am2 o anke 939??

[bjt2]

Dove hai letto che la cache L1 scenderà a 64K? Raddoppiano il BUS e dimezzano la dimensione? Quindi raddoppiano la associatività?

[leoneazzurro]

Originariamente inviato da bjt2

Dove hai letto che la cache L1 scenderà a 64K? Raddoppiano il BUS e dimezzano la dimensione? Quindi raddoppiano la associatività?

Qui:
http://www.anandtech.com/cpuchipsets...spx?i=2768&p=3

Per l'associatività non so dirti, immagino salirà (ma non credo sia per la riduzione di dimensioni, è che prima era già bassa per la L1, solo 2-vie) e che si punterà anche ad una riduzione di latenza (da 3 a 2 cicli).
Il raddoppio di dimensioni del bus è una conseguenza del raddoppio delle unità FPU, che altrimenti sarebbero state troppo limitate in banda passante.
Per riallacciarci al discorso fatto sopra, se la cache L3 è ottenuta tramite Z-RAM direi che potremmo aspettarci dispositivi con 8 mbyte di cache L3.

[The_Killer]

su un fronte i 4 core, sull'altro AMD introdurrà l'Athlon X2 3600+: 2Ghz e 256Kb di Cache L2 (in totale 512Kb) al prezzaccio di 130-140 dollaruzzi... mica male.
peccato che sarà solo per socket AM2

[nudo_conlemani_inTasca]

Conroe.. Woodcrest & Merom: avete i mesi contati!!!

PS) Spero solo che gli OS futuri (Vista e GNU/Linux Distros) possano sfruttare efficacemente questi mostri di silicio mastica numeri!

[nudo_conlemani_inTasca]

Originariamente inviato da 673781

raga ma sti proci nuovi quad core saranno solo per am2 o anke 939??

Magari saranno su AM3 ..?!

[lucusta]

leoneazzurro,

aneche a me pare piu' logico che la L2 non sia superiore a 512k, mentre la L3 sarebbe meglio averla almeno 4/6 volte superiore, in modo da replicare i dati nella caches LE del singolo core all'occorrenza, ma la L1 da 64k mi sembra un po' riduttivo, anche con il doppio della banda, anche perche' se questo passa tra le cache L1 e L2 da 128bit a 256bit, che fanno, un bus ad 1/4 della velocita' o strozzano il passaggio limitando la L1? perche' non credo proprio che la mandino al doppio della frequenza come avveniva in netbrust.

io credo che faranno 256 per la L1/ 512 per la L2 / 3MB all'inizio per la L3 ( 1 mb di caches per l'interscambio e 2 per buffer ram, o sammai variabile), d'altronde, con il pasaggio ad L3, la caches L2 viene scaricata dai dati non direttamente correlati al processo che segue il singolo core, quindi e' piu' che facile che venga ridimensionata per la capacita' media dei possibili thread per una WS (per server sarebbe inutile, in quanto per ogni utilizzo bisognerebbe avere una specifica CPU, e viene meno l'uso generalizzato di un'architettura).

[legno]

Originariamente inviato da MiKeLezZ

Non l'ho capito, è stato detto; ed è anche scritto nella news:
"L'architettura K8L di AMD dovrebbe prevedere la presenza di 4 distinti core di processore in un unico componente di silicio; l'approccio adottato da Intel per le proprie soluzioni Kentsfield e Cloverton, rispettivamente destinate ai segmenti desktop e server: in questo caso infatti Intel abbinerà sullo stesso package due core di processore dual core."

Ciao, da quello che mi hai risposto deduco solo che in un quad-core Intel di saranno 2 Die biprocessore mentre AMD usera' 1 Die con quattro core. Ragionando per alte rese produttive la soluzione di AMD e' la piu' economica da produrre ( IMHO ), poi se AMD quando produrra' un quad-core per farne uno ne dovra' buttare 9 allora il discorso cambia . Ciao.

[leoneazzurro]

Originariamente inviato da lucusta

leoneazzurro,

aneche a me pare piu' logico che la L2 non sia superiore a 512k, mentre la L3 sarebbe meglio averla almeno 4/6 volte superiore, in modo da replicare i dati nella caches LE del singolo core all'occorrenza, ma la L1 da 64k mi sembra un po' riduttivo, anche con il doppio della banda, anche perche' se questo passa tra le cache L1 e L2 da 128bit a 256bit, che fanno, un bus ad 1/4 della velocita' o strozzano il passaggio limitando la L1? perche' non credo proprio che la mandino al doppio della frequenza come avveniva in netbrust.

io credo che faranno 256 per la L1/ 512 per la L2 / 3MB all'inizio per la L3 ( 1 mb di caches per l'interscambio e 2 per buffer ram, o sammai variabile), d'altronde, con il pasaggio ad L3, la caches L2 viene scaricata dai dati non direttamente correlati al processo che segue il singolo core, quindi e' piu' che facile che venga ridimensionata per la capacita' media dei possibili thread per una WS (per server sarebbe inutile, in quanto per ogni utilizzo bisognerebbe avere una specifica CPU, e viene meno l'uso generalizzato di un'architettura).

Non è detto che una cache L1 maggiore porti sempre benefici oltre una certa misura, il Conroe ha una cache L1 da 64 Kbyte, come dovrebbe averla il K8L, anche lui con bus a 256 bit. Più importanti sono come la cache è gestita (prefetching), latenza e banda passante se si ha un core "affamato" con tanta capacità SIMD. Infatti i 256 bit del bus tra L1 e L2 e tra L1 e core sono necessari per potere inviare alle unità di esecuzione i 2 dati a 128 bit che è possibile elaborare nelle unità SSE a 128 bit del K8L. E' anche possibile che con il memory controller integrato si sia visto che il flusso di dati nelle cache fosse limitato proprio da questo, oltre che dalla latenza: del resto aumentare il bus è una complicazione circuitale in più, ergo se AMD lo fa è perchè serve (non a caso proprio questo bus era un pò un collo di bottiglia in certi casi sugli Athlon XP dove era a 64 bit e già con il K8 si era raddoppiata l'ampiezza). Tieni presente che serve poi mantenere il singolo core più piccolo possibile (compatibilmente con buone prestazioni) per poterne integrare quattro in un solo die. Ecco perchè tutto ciò che porta solo marginali benefici va tagliato (cache L2 da 1 Mbyte, probabilmente anche la cache L1 che però verrà migliorata per quanto riguarda l'efficienza). Sono d'accordo invece che la cache L3, essendo oltretutto unificata, serva di dimensioni grandi (credo che 2 Mbyte per core sia una dimensione ottimale, quindi ne andrebbero 8 Mbyte).

[leoneazzurro]

Originariamente inviato da legno

Ciao, da quello che mi hai risposto deduco solo che in un quad-core Intel di saranno 2 Die biprocessore mentre AMD usera' 1 Die con quattro core. Ragionando per alte rese produttive la soluzione di AMD e' la piu' economica da produrre ( IMHO ), poi se AMD quando produrra' un quad-core per farne uno ne dovra' buttare 9 allora il discorso cambia . Ciao.

Ci sono molti fattori che incidono sul costo. Per esempio un dual core utilizza meno silicio rispetto ad un quad core su singolo die, per cui le rese potrebbero essere inizialmente più alte. Però i costi di packaging (assemblare due core sul medesimo substrato) tendono ad essere più alti nel caso del dual-dual rispetto al quad. Poi un quad core nativo a lungo andare rende maggiormente soprattutto nel caso AMD, perchè parte della circuiteria (memory controller, hypertransport e così via) viene condivisa tra i vari core, mentre in un doppio dual core si deve replicare tutto, e magari sprecare parte dello spazio inutilmente o con benefici marginali (es. un quad core basato su un doppio Conroe replicherebbe tutta la cache L2, che però non sarebbe più unificata per tutti e quattro i core, ma solo "due a due", mentre una soluzione quad core reale potrebbe utilizzare una cache condivisa didimensioni inferiori.).

[D4rK4Ng3L79]

Quad Core.......Già presente al computex di taipei !! ....e lo avevo pure scritto in qualche post!