[Thread Ufficiale V3.0] AMD K10 Phenom Quad/Triple/Dual Core

[paolo.oliva2]

Pasqua bianca. Qua a Urbino nevica...

[Redorta]

Originariamente inviato da paolo.oliva2

Pasqua bianca. Qua a Urbino nevica...

OT
qui a Bg ha nevicato stamattina!
Ma scusate è Natale oppure Pasqua??????
Auguri!

[Catan]

Originariamente inviato da paolo.oliva2

Mi unisco anche io agli auguri di buona Pasqua.

Tutti siamo convinti e lo sappiamo che fra un B2 con fix 298 disabilitato ed un B3 non esistono differenze.
Quello che nessuno sa è quante correzioni il B3 presenta, cioé su oltre 300 bug, la maggior parte dei quali di poca importanza, ve ne sono 4 (mi sembra che siano stati aggiunti altri 2, ma comunque il numero non ha importanza guardiamo solo il concetto) che dovrebbero inficiare le prestazioni.
Il punto buio è che non si sa AMD cosa abbia corretto, se solo il bug 298, e quantificare la perdita di IPC dovuta ai vari fix e workaround con cui il B2 si deve misurare.

Per post addietro, mi fa ben sperare che il B3 abbia corretto quasi tutto, anche perché per passare alla fase sperimentale del 45nm, AMD doveva avere un film a 65nm il più corretto possibile.

Vi sono poi dichiarazioni ufficiali e parallele di OEM, in cui sembrerebbe che il Phenom a 45nm sia il 20% più performante del B2 a parità di clock.
Il Phenom a 45nm è uguale in tutto e per tutto al B3, tranne che per la cache L3 aumentata, oltre chiaramente al supporto a 45nm rispetto a 65nm, ma tralasciando il TDP che dovrebbe essere inferiore, un procio a 3GHz che sia a 90nm, a 65nm o a 45nm, rimane sempre un procio a 3GHz. Però rispetto al B2 ha i bug corretti.
Non ci sono bench che possono mettere nero su bianco questo incremento di IPC del 20%, ma se questa informazione fosse vera, il passaggio da 2MB di cache L3 ai 6MB, da solo non può giustificare questo incremento (vedesi Intel con il raddoppio ed anche più di cache da core2 a Penryn porterebbe un vantaggio, non in tutti i casi, dal 3 al 5%), quindi l'unica differenza potrebbe essere nella correzione dei bug per spiegare il 15-17% in più.

guarda il tuo "unico neo" della discussione è che purtroppo non sapendo il progetto nei minimi particolari, non sappiamo quanto nelle 2 archidetture benefici un aumento di cache.
nei core2duo dagli e6850 ai e8400 a partità di frequenza la cache l2 è aumentata del 50% passando da 4 a 6mb...e in questo caso abbiamo visto si aumenti del 3-5%. ora purtroppo non abbiamo visto ne se questo incremento sarà maggiore nei quad core dove si passa da 8 a 12mb ma oggettivamente visto che di struttura essi sono 2 c2d uniti tramite bus non dovrebbero esserci vantaggi sostanziali.
al contrario il phenom ha un l2 fissata a 512kb sia i b2 che i b3 che i c1 a 45nm e si sale solo di cache l3, quindi capacissimo che il phenom gli giovi maggiormento questo aumento del 300% di cache l3 in questo ordine del 10-15%.

il discorso è che non possiamo basarci sul confronto tra le 2 archidetture visto che sono 2 archidetture totalmente differenti tra loro con esigenze differenti. quindi a mio avviso un semplice paragone sulle quantità di mb di cache utilizzata è quanto meno fuorviante per chiunque e cmq in linea di massima sbagliato di principio xè si confronta una l2 con una l3.

senza contare che questo discorso sulla l3 non varrebbe se stessimo dietro anche a quelle illazione che volevano che il phenom a 45nm senza l3 con solo 4 core e 512kb di cache l2 andasse quasi quanto quello con l3 da 6mb.

quindi oggettivamente a mio avviso vista la differenza sia nella quantità che nella posizione dalla cache fare un confronto c2d e phenom, è una delle cose + fuorvianti che si possano fare per estrapolare valori di incrementi percentuali.

sopratutto xè nn sappiamo se è un 20% costante o solo con particolari applicazioni.

[gi0v3]

ma i rumors che volevano aumentata anche la l2 da 512 a 1 mb per i 45 nm non sono stati più confermati? mesi fa si parlava dei 45 nm come di cpu con cache l2 da 1 mb per core e l3 unificata da 6/12 mb.. smentito tutto? un raddoppio della l2 potrebbe anche spiegare più facilmente quel fantomatico 20% di IPC in più...

[Immortal]

Originariamente inviato da gi0v3

ma i rumors che volevano aumentata anche la l2 da 512 a 1 mb per i 45 nm non sono stati più confermati? mesi fa si parlava dei 45 nm come di cpu con cache l2 da 1 mb per core e l3 unificata da 6/12 mb.. smentito tutto? un raddoppio della l2 potrebbe anche spiegare più facilmente quel fantomatico 20% di IPC in più...

oppure l'ultima che ho pensato oggi è:
ad amd sono talmente masochisti che hanno corretto i bug già nel b3...ma via bios nn daranno tutto il supporto necessario (utilizzando il paragone di prima, il bios avviserà che c'è una nuova autostrada...ma con una sola corsia praticabile). Quando uscira il quad a 45nm allora potrebbero rilanciarlo come un nuovo procio, e non solo un die shrink, poiché avrà un 20% di prestazioni in più..ottenute magari in parte dall'incremento della L3 e in parte dal bios che avvisa che "L'autostrada è ora aperta su 3 corsie"

[Life bringer]

Faccio una domanda "tecnica"...
Ma non sarebbe stato più conveniente dal punto di vista prestazionale, aumentare la cache di secondo livello, invece che quella di terzo?
Tanto non è come nei vecchi k6-3+ che la cache di terzo livello era esterna alla cpu, qui sempre nel package è... no?

[Immortal]

Originariamente inviato da Life bringer

Faccio una domanda "tecnica"...
Ma non sarebbe stato più conveniente dal punto di vista prestazionale, aumentare la cache di secondo livello, invece che quella di terzo?
Tanto non è come nei vecchi k6-3+ che la cache di terzo livello era esterna alla cpu, qui sempre nel package è... no?

risposta da profano..per aumentare la l2 dovresti "spostare" anche la l3 e altri elementi nel disegno del procio per fargli "spazio"..e quindi magari l'implementazione sarebbe stata + lunga e complessa.

[Life bringer]

Originariamente inviato da Immortal

risposta da profano..per aumentare la l2 dovresti "spostare" anche la l3 e altri elementi nel disegno del procio per fargli "spazio"..e quindi magari l'implementazione sarebbe stata + lunga e complessa.

Può essere... però per aumentare la cache di l3 non bisogna "ridisegnare" nulla?

[Efic]

Originariamente inviato da gi0v3

ma i rumors che volevano aumentata anche la l2 da 512 a 1 mb per i 45 nm non sono stati più confermati? mesi fa si parlava dei 45 nm come di cpu con cache l2 da 1 mb per core e l3 unificata da 6/12 mb.. smentito tutto? un raddoppio della l2 potrebbe anche spiegare più facilmente quel fantomatico 20% di IPC in più...

devi aspettare Montreal......

[worldrc]

Originariamente inviato da Immortal

risposta da profano..per aumentare la l2 dovresti "spostare" anche la l3 e altri elementi nel disegno del procio per fargli "spazio"..e quindi magari l'implementazione sarebbe stata + lunga e complessa.

be si e no è un po difficile da spiegare io sto ancora leggendo il kernel develop per capire be la capacità operativa della l3 cerche ro di risponderti al meglio più presto possibile

[paolo.oliva2]

Originariamente inviato da Catan

guarda il tuo "unico neo" della discussione è che purtroppo non sapendo il progetto nei minimi particolari, non sappiamo quanto nelle 2 archidetture benefici un aumento di cache.
nei core2duo dagli e6850 ai e8400 a partità di frequenza la cache l2 è aumentata del 50% passando da 4 a 6mb...e in questo caso abbiamo visto si aumenti del 3-5%. ora purtroppo non abbiamo visto ne se questo incremento sarà maggiore nei quad core dove si passa da 8 a 12mb ma oggettivamente visto che di struttura essi sono 2 c2d uniti tramite bus non dovrebbero esserci vantaggi sostanziali.
al contrario il phenom ha un l2 fissata a 512kb sia i b2 che i b3 che i c1 a 45nm e si sale solo di cache l3, quindi capacissimo che il phenom gli giovi maggiormento questo aumento del 300% di cache l3 in questo ordine del 10-15%.

il discorso è che non possiamo basarci sul confronto tra le 2 archidetture visto che sono 2 archidetture totalmente differenti tra loro con esigenze differenti. quindi a mio avviso un semplice paragone sulle quantità di mb di cache utilizzata è quanto meno fuorviante per chiunque e cmq in linea di massima sbagliato di principio xè si confronta una l2 con una l3.

senza contare che questo discorso sulla l3 non varrebbe se stessimo dietro anche a quelle illazione che volevano che il phenom a 45nm senza l3 con solo 4 core e 512kb di cache l2 andasse quasi quanto quello con l3 da 6mb.

quindi oggettivamente a mio avviso vista la differenza sia nella quantità che nella posizione dalla cache fare un confronto c2d e phenom, è una delle cose + fuorvianti che si possano fare per estrapolare valori di incrementi percentuali.

sopratutto xè nn sappiamo se è un 20% costante o solo con particolari applicazioni.

Guarda, per me si può girare come vuoi, ma per me un 300% in più di cache al Phenom non gli possono dare 20% in più di performances. E i Phenom che saranno previsti senza la L3 che avranno, il 50% in meno di performances?
Comunque, tornando alla mia precisazione iniziale, io reputo il 45nm uguale al B3 nel film, tranne l'aumento a 6MB da 2MB della L3, e per me questo ampliamento non può portare un 20% in più di performances. Mi sembra più fuorviante considerare il B3 solo come l'eliminazione del bug 298, mi sembrerebbe impossibile che AMD stia creando il C1 con tutti i bug tranne il 298 (perché a sto punto... sarebbero proprio dei rinc.....)
Ma ormai si tratterebbe di pochi giorni e poi sapremmo tutto.
Vorrei aggiungere una cosa... Se il B3 avesse lo stesso IPC del B2, io lo considererei un mezzo fallimento almeno per l'ambito desk-top, il Barcellona è una cosa a parte. Perché a meno di miracoli, il B4 forse permetterà di far arrivare ai 3GHz stock AMD, ma per clock più alti bisognerà aspettare il 45nm, e non certo il primo uscito, in quanto bisognerà aspettare l'ottimizzazione e sicuramente ciò implicherà altri 3 mesi minimo e fra tutto saremmo quasi al 2009.

[Cocco83]

Originariamente inviato da paolo.oliva2

Pasqua bianca. Qua a Urbino nevica...

OT... qui da me circa a Cattolica non ha fatto nulla XD

[paolo.oliva2]

Faccio una scommessa a me stesso.
Se ci sarà incremento di IPC, almeno superiore del 10%, aspetto l'uscita del B4 e delle nuove mobo per prendere un Phenom FX ed un 790FX.
Poi vediamo come stiamo a grana... al limite faccio anche un crossfire ed un WB.
Fortuna che avevo preferito AMD perché avrei tenuto il mio hardware e speso di meno...

OT Cocco83 Da Cattolica guarda verso Nerone, Catria... le tut bianc. E per mercoledi-giovedi è previsto un ritorno di neve.... 10 giorni dopo, tutti al mare.

[MonsterMash]

Ma nessuno ipotizza che quesi famosi bug scovati da bjt non portino a cali di performance? Onestamente, con tutto il rispetto per la competenza di bjt, credo sia assolutamente impossibile prevedere una percentuale di perdita di performance da una descrizione così sommaria di quei bug.
Secondo me se siano stati corretti o meno, è molto probabile che non si noteranno differenze.

[xketto85x]

Ragazzi scusate la domanda tonta, ma purtroppo mi sono allontanato un anno fa circa da AMD e ora sono un po "indietro", tuttavia lo sviluppo dello step B3 e le prime disponibilità sul mercato mi stanno tentando a provare un Quad Core AMD, avrei però una domanda da fare:

I chipset x AM2+ (in particolare vorrei prendere un 750A o un 790X), sono in grado di reggere i 400MHz di FSb o HT, e quindi stare in sincrono con delle ram DDR2 800MHz e abbassare il moltiplicatore (come si facecava con i "vecchi" A64)??

[paolo.oliva2]

Originariamente inviato da MonsterMash

Ma nessuno ipotizza che quesi famosi bug scovati da bjt non portino a cali di performance? Onestamente, con tutto il rispetto per la competenza di bjt, credo sia assolutamente impossibile prevedere una percentuale di perdita di performance da una descrizione così sommaria di quei bug.
Secondo me se siano stati corretti o meno, è molto probabile che non si noteranno differenze.

Per me, c'è un principio, che mi sembra sia indiscutibile, perché assolutamente razionale. Un calo di performances tutti quei bug lo devono dare. Il punto è solo quantificare la misura. Io ho sparato il 15%, e questa è una mia opinione, poi magari nella realtà può essere anche solo lo 0,05%, ma di fondo non può essere zero.

[paolo.oliva2]

Originariamente inviato da xketto85x

Ragazzi scusate la domanda tonta, ma purtroppo mi sono allontanato un anno fa circa da AMD e ora sono un po "indietro", tuttavia lo sviluppo dello step B3 e le prime disponibilità sul mercato mi stanno tentando a provare un Quad Core AMD, avrei però una domanda da fare:

I chipset x AM2+ (in particolare vorrei prendere un 750A o un 790X), sono in grado di reggere i 400MHz di FSb o HT, e quindi stare in sincrono con delle ram DDR2 800MHz e abbassare il moltiplicatore (come si facecava con i "vecchi" A64)??

FSB gira a 200MHz, ed in base ai divisori supportano tutti i tipi di DDR2. Con i K8 il limite è 800MHz, in quanto il controller delle ram della cpu "vede" sino a 800MHz. Con i K10 pure i 1066.
In base al moltiplicatore lo "sfruttamento" delle ram non è simile. Nei molti pari si ha lo stesso clock delle ram, in quelli dispari e frazioni, esso è minore. Ma giocando con il molti e con l'FSB praticamente si fa tutto.
Io ho il 770, e i 300 di FSB li tiene tranquillamente.

[MonsterMash]

Originariamente inviato da paolo.oliva2

Per me, c'è un principio, che mi sembra sia indiscutibile, perché assolutamente razionale. Un calo di performances tutti quei bug lo devono dare. Il punto è solo quantificare la misura. Io ho sparato il 15%, e questa è una mia opinione, poi magari nella realtà può essere anche solo lo 0,05%, ma di fondo non può essere zero.

Zero no, ma assimilabile allo zero si. Se un'istruzione invece di richiedere 2 cicli di clock ne richiede 15 ogni tot volte che viene eseguita, questa penalità diviene assolutamente irrilevante già quando si verifica una volta su 500. E non c'è niente che ci possa far pensare che l'errata si verifichi così spesso (una volta su 500 non è poco).
Nel documento amd si dice sempre: "Può capitare che", oppure "in certe condizioni avviene che", oppure "raramente si verifica"... Non si dice che avviene un errore ogni qual volta viene eseguito quel genere di operazione.

[paolo.oliva2]

Originariamente inviato da MonsterMash

Zero no, ma assimilabile allo zero si. Se un'istruzione invece di richiedere 2 cicli di clock ne richiede 15 ogni tot volte che viene eseguita, questa penalità diviene assolutamente irrilevante già quando si verifica una volta su 500. E non c'è niente che ci possa far pensare che l'errata si verifichi così spesso (una volta su 500 non è poco).
Nel documento amd si dice sempre: "Può capitare che", oppure "in certe condizioni avviene che", oppure "raramente si verifica"... Non si dice che avviene un errore ogni qual volta viene eseguito quel genere di operazione.

Chiaro. Resta comunque da capire dove è il punto della verità, perché di panzanate AMD ne ha dette un totale... Come quella della non commercializzazione del Phenom a 2,4GHz perché a quel clock il Phenom ha problemi, per poi commercializzare i 9600 B.Ed.. Per come opera AMD, nelle pubbliche relazioni, si è portati per me a valutare la situazione in 2 modi differenti, la prima il Phenom è quello che è ed AMD continua a prorogare performances più alte, nell'insieme, posdatando clock stock più alti e TDP più bassi e IPC maggiori al momento promessi sul 45nm. La seconda è che AMD abbia l'asso nella manica e operi un po' di nebulismo per proteggere le vendite attuali.

Ora sembrerebbe che dei problemi con il 65nm li abbia risolti e qualche avanzamento di clock stock sembra auspicabile (almeno da 2,3 siamo passati a 2,5GHz , siamo a 100MHz sopra al Q6600 che oserei dire ormai fuori produzione). Che il B4 alzerà maggiormente il clock, io lo vedo solo come discorso di marcketing, cioé i clock "ufficiali" potranno sembrare molto più vicini, ma obiettivamente nell'atto pratico, specie in overclock, rimane un abisso. Il raggiungere i 3,4GHz in overclock per un'AMD quad, potrebbe essere reale con un minore TDP, ma considererei che a quel clock un Penryn sarebbe in una situazione simile al 5000+B.Ed. a default, circa.

Quello che ancora non riesco a capire, e proprio questo vorrei constatare quando mi arriverà il 9850, è il rapporto con il K8. Se il K8 dual rispetto core2duo perde il 20-25% a parità di clock, ed il K10 perde l'8-10% rispetto al Q6600, se la matematica non è un'opinione, il K10 è da un 12% al 15% più performante rispetto al K8. I casi sono 2... o il Q6600 perde rispetto al core2duo, o tutte le rece in cui attribuivano un IPC uguale del K10 al K8 (ed alcune lo vedevano anche perdente) sono delle panzanate.

La cosa dal mio punto di vista è abbastanza importante, ma non nel contesto AMD vs Intel ma nell'uso e nell'acquisto del procio. Se il K10 avesse questo IPC superiore del 12-15% rispetto al K8, porterebbe il K10 in una situazione che lo vedrebbe sempre al primo posto, sia in applicazioni mono-core che nell'uso indubbiamente multicore e di fatto non comporterebbe una sorta di "valutazione" del tipo di lavoro destinato al procio in acquisto. In questa ottica, il B3 e l'eliminazione dei bug riveste una posizione importante, perché anche variazioni dell'1-3% sarebbero tangibili.

Nel mio uso, ad esempio, il 9850 sarebbe una scelta sbagliata se meno performante del 5000+B.Ed. in mono-core. Se invece fosse almeno simile, sarebbe una sorta di acquisto "veniale" il che è sicuramente differente.

P.S.
- 1 giorni alla spedizione, ma il listino ufficiale non cambia mai.... incrociamo le dita per domani. Sto preparando anche il tappeto per quando arriverà il corriere...

[vime76amd]

in italia li danno disponibili per 1/4 il B.E 9850(hd985zxaghb0)prezzo 221 euro però non so se con iva o no...