[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[paolo.oliva2]

Comunque... parlano sempre di 32nm HKMG, di ultra-low-k non c'è scritto nulla.
Forse ho visto giusto? L'ultra-low-k al prox step?

[paolo.oliva2]

Originariamente inviato da cionci

Sembrerebbe L2 compresa. Aggiungerei altri 15 mm2 per la L3. Facciamo 20 mm2 in più per fare conto pari. Siamo a 50 mm2 per core per un totale di 200mm2. Facciamo 220 mm2 per stare larghi (con 4x2MB L2 + 8 MB L3).
Sandy Bridge-EX (8 core, 8x256KB L2 + 20 MB L3) sarà probabilmente 360-370 mm2.

Quindi... dallo stesso wafer da 300mm si produrrebbe:
AMD 321 BD X8 (220mm2)
Intel 193 SB-X8 (ho preso 365mm2).

Teoricamente... se IB conservasse lo stesso numero di transistor di SB... un BD X8 sarebbe ugualmente più piccolo nonostante il passaggio di Intel al 22nm, di qui il vantaggio del minor costo produzione grazie alla maggior produttività a wafer sarebbe sfumato.
Resterebbe da valutare la differenza di TDP/Potenza, tra 22nm Intel e 32nm AMD, intesa come maggior potenza possibile e quindi, potenzialmente, minor costo/prestazioni. Ma questa valutazione è impossibile da fare ora... bisogna almeno aspettare di constatare la potenza di BD. Comunque, 95W TDP per un SB X4 non ricordo se fino a 3,4 o 3,5GHz, confronto ad un BD a partire da 3,5GHz sempre 95W, ma con il doppio dei core, al momento il TDP /potenza sarebbe nettamente a favore di AMD.

[paolo.oliva2]

Originariamente inviato da dark.halo

ottimo si parte da 3.5 ghz + almeno 500mhz di turbo su tutti i core in 95w di tdp

La scimmia la fanno salire e bene.

esatto.
Praticamente la frequenza BD più bassa sarebbe 3,5GHz, 4GHz con il turbo su tutti i core.

Se pensiamo al Thuban, ad esempio, il top, il 1100T, è 3,3GHz, ma il modello base quanto è? il 1055T è 2,8GHz... ma vi sono anche modelli inferiori, quindi la base sarà 2,6GHz se non meno. Se prendiamo 2,6GHz, vi sarebbe un 27% dal modello base al modello top.
Inoltre l'esempio con il Thuban è riferito unicamente ad X6, mentre con BD si parla di 3,5GHz di clock MINIMO, quindi senza dubbio già come X8.

Quindi, affibiando questo 27% in più teorico di differenza clock dal modello base al top, beh, raga, 3,5GHz + 27% = 4,445GHz, a cui si aggiungerebbero 500MHz di turbo su TUTTI i core... qui raschieremmo i 5GHz.

Ora, per evitare le solite polemiche, teniamo conto che l'esempio di frequenza di partenza è un BD X8. Si può essere pessimisti e quant'altro, ma se teoricamente questi 4,4GHz/4,9GHz in Turbo, per X8, sarebbero possibili, non vedo quale pessimismo ci possa essere dando per certissimo queste frequenze ALMENO per un BD X4 TOP.
Scusate, tanto se BD partisse da 3.5GHz, e come X8, ed a 95W, non possiamo mica pensare che il top sia 3.599,999999999MHz, sia come X6 che come X4, per giunta a 125W.

[bjt2]

Originariamente inviato da Pihippo

Ciao
Interessantissime le 4.5, 4,6 ed 14.3
In pratica la prima notizia riporta come bd, abbia molti più transistor dedicata alla logica di due core k10 messi assieme (463 milioni comprensivi di 2 mb di l3) questo comporterebbe, e non so come hanno fatto, ad aumentare le prestazioni (hanno buttatto più logica e cache al problema delle prestazioni) ed allo stesso tempo aumentare frequenze.
La seconda notizia ci fa notare come un modulo di bd riesca a mantere più instruction in flight rispetto ad un core k10 e con un migliore efficienza ad esempio se anche una ops entra nella lane sbagliata (tipo idiv nella lane dove c'è il multiplier) questa possa essere dirottata nella lane giusta avendo solo un ciclo di penalità (nel k10 e questo succede spesso se una idiv entra nell'alu 2 dove c'è il multiplier causa lo stallo di quella pipeline e conseguente flush di tutte le op che ci erano entrate già)
La terza notizia dice che amd ha tirato su 8 mb di l3 che possono viaggiare a più di 2.4ghz con un voltaggio basso.

Quella cosa del ciclo di latenza probabilmente si riferisce al bypass, ossia il tempo che ci vuole perchè il risultato di una unità possa essere elaborato da una unità successiva (ad esempio una addizione che elabora il risultato di un'altra addizione precedente). Dato che c'è una sola coda unificata, non c'è più il problema delle lanes del K10...

[bjt2]

Originariamente inviato da cionci

Sembrerebbe L2 compresa. Aggiungerei altri 15 mm2 per la L3. Facciamo 20 mm2 in più per fare conto pari. Siamo a 50 mm2 per core per un totale di 200mm2. Facciamo 220 mm2 per stare larghi (con 4x2MB L2 + 8 MB L3).
Sandy Bridge-EX (8 core, 8x256KB L2 + 20 MB L3) sarà probabilmente 360-370 mm2.

50 mm^2 per MODULO, compresa la L3... Quindi 220-240 mm^2 un BD X8... Un BD X4 potrebbe essere meno di 150 mm^2...

[paolo.oliva2]

Originariamente inviato da max72-ITA

paolo incomincio ad odiarti . ho appena preso il pc in firma e gia cosi e piu che sufficente , pensando di non dover (voler) occare e prossima settimana ordino il dissi .

se il prossimo anno prendo il bd sara solo colpa tua .

^^
Se distrattamente un dirigente AMD leggesse i miei post... beh... almeno un BD X8 B.E. me lo meriterei, almeno per la fiducia...
Se poi gli venisse in mente di farmelo testare in anteprima... specialmente con test di OC... beh... già solo per il pre-order AMD dovrebbe lavorare per 6 mesi.

[bjt2]

Originariamente inviato da paolo.oliva2

La scimmia la fanno salire e bene.

esatto.
Praticamente la frequenza BD più bassa sarebbe 3,5GHz, 4GHz con il turbo su tutti i core.

Se pensiamo al Thuban, ad esempio, il top, il 1100T, è 3,3GHz, ma il modello base quanto è? il 1055T è 2,8GHz... ma vi sono anche modelli inferiori, quindi la base sarà 2,6GHz se non meno. Se prendiamo 2,6GHz, vi sarebbe un 27% dal modello base al modello top.
Inoltre l'esempio con il Thuban è riferito unicamente ad X6, mentre con BD si parla di 3,5GHz di clock MINIMO, quindi senza dubbio già come X8.

Quindi, affibiando questo 27% in più teorico di differenza clock dal modello base al top, beh, raga, 3,5GHz + 27% = 4,445GHz, a cui si aggiungerebbero 500MHz di turbo su TUTTI i core... qui raschieremmo i 5GHz.

Ora, per evitare le solite polemiche, teniamo conto che l'esempio di frequenza di partenza è un BD X8. Si può essere pessimisti e quant'altro, ma se teoricamente questi 4,4GHz/4,9GHz in Turbo, per X8, sarebbero possibili, non vedo quale pessimismo ci possa essere dando per certissimo queste frequenze ALMENO per un BD X4 TOP.
Scusate, tanto se BD partisse da 3.5GHz, e come X8, ed a 95W, non possiamo mica pensare che il top sia 3.599,999999999MHz, sia come X6 che come X4, per giunta a 125W.

Non correre troppo... Quel 3.5 GHz + 500 MHz è uscito tante volte in relazione all'X8, ma potrebbe essere anche la frequenza massima...
Ma daltra parte JF-AMD, su AMD Zone o mi pare proprio il suo Blog, ha fatto l'esempio di +500 MHz di turbo su 16 core (quindi parlava del X16 MCM) e in altre occasioni ha nominato i 3500+500 Mhz... Ora può darsi che si sia imbrogliato e questi clock si riferiscano all'X8, e prudentemente assumiamo che sia così, ma c'è anche la possibilità che 3500+500 MHz possa essere il clock reale di un X16... Immagina quello di un X8... E quello di un X4

[bjt2]

4.5 Design Solutions for the Bulldozer 32nm SOI 2-Core Processor Module in an 8-Core CPU
T. Fischer, S. Arekapudi, E. Busta, C. Dietz, M. Golden, S. Hilker, A. Horiuchi, K. A. Hurd, D. Johnson, H. McIntyre, S. Naffziger, J. Vinh, J. White, K. Wilcox, AMD
The Bulldozer 2-core CPU module contains 213M transistors in an 11-metal layer 32nm high-k metalgate SOI CMOS process and is designed to operate from 0.8 to 1.3V. This micro-architecture improves performance and frequency while reducing area and power over a previous AMD x86-64 CPU in the same process. The design reduces the number of gates/cycle relative to prior designs, achieving 3.5GHz+ operation in an area (including 2MB L2 cache) of 30.9mm2.

Notavo questo nel grassetto: la prima cosa. BD migliora performance (IPC) e frequenza e riduce area e TDP rispetto alla precedente architettura x86-64 sullo STESSO processo, ossia 32nm... Non può che essere Llano, perchè il Thuban è 45nm... Questo cosa vuol dire?
1) BD avrà performances, probabilmente IPC, superiori a Llano.
2) BD avrà frequenze superiori a Llano. E dato che si parla nel paper espressamente di X8, sappiamo che BD X8 avrà frequenza maggiore di Llano (che è X4 anche se ha una GPU)
3) Riduce area... Un core Llano, senza la L2, sappiamo che è circa 10 mm^2... Se facciamo i conti ci troviamo, in effetti...
4) TDP minore: vuol dire che il risparmio energetico rispetto a Llano, che è già MOOOOLTO migliore del K10, è ulteriormente migliorato... Non ci speravamo in molti, visto che Llano è già un grosso passo avanti a K10, ma evidentemente si poteva fare di meglio...

In sostanza: Llano è meglio del K10, ma BD sarà mooolto meglio di Llano...

Seconda cosa: gates/cicli ridotti... E' la conferma del FO4 minore, probabilmente 17, visti gli articoli in letteratura che danno come 17 il FO4 ottimale per il rapporto potenza/tdp... E se devi fare una architettura da zero... La progetti al meglio delle conoscenze correnti...

Come va la scimmia?

[Pihippo]

Originariamente inviato da bjt2

Quella cosa del ciclo di latenza probabilmente si riferisce al bypass, ossia il tempo che ci vuole perchè il risultato di una unità possa essere elaborato da una unità successiva (ad esempio una addizione che elabora il risultato di un'altra addizione precedente). Dato che c'è una sola coda unificata, non c'è più il problema delle lanes del K10...

Ciao
Ottimo, coda unica meno stalli per tutti
Son proprio curioso del sapere perchè il dispatch è di 4 mops per ciclo contro i 3 del k10, eppure quest'ultimo aveva ben 3 alu.......
Agen = arithmetic and address generation unit............

[Ren]

Originariamente inviato da bjt2

50 mm^2 per MODULO, compresa la L3... Quindi 220-240 mm^2 un BD X8... Un BD X4 potrebbe essere meno di 150 mm^2...

Mancano il memory controller e le linee Hyper Transport.
Alla fine dovrebbe essere un chip sotto i 300mm2.

Tanto per avere un riferimento, il sandy bridge è grande 18.4mm con la L2 e 29.5 con la L3.

Osservando i diesize il concorrente dovrebbe essere un esa-core intel con base sandy bridge...

[bjt2]

Originariamente inviato da Pihippo

Ciao
Ottimo, coda unica meno stalli per tutti
Son proprio curioso del sapere perchè il dispatch è di 4 mops per ciclo contro i 3 del k10, eppure quest'ultimo aveva ben 3 alu.......
Agen = arithmetic and address generation unit............

Il K10 poteva processare 3 MOPS per ciclo, ciascuna composta da ALU, AGU OPPURE ALU+AGU. Quindi in un ciclo si potevano eseguire da 3 a 6 uops come le intende INTEL. Però le code erano bloccate e una ALU+AGU era eseguita assieme solo se provenivano dalla stessa istruzione x86 (quindi una mem/reg o reg/mem). Il BD può eseguire 4 uops per ciclo, senza più lanes, quindi niente più istruzioni bloccate in una coda...

[bjt2]

Originariamente inviato da Ren

Mancano il memory controller e le linee Hyper Transport.
Alla fine dovrebbe essere un chip sotto i 300mm2.

Tanto per avere un riferimento, il sandy bridge è grande 18.4mm con la L2 e 29.5 con la L3.

Osservando i diesize il concorrente dovrebbe essere un esa-core intel con base sandy bridge...

50 mm^2 per modulo per 4 moduli fa già 200 mm^2 e siamo stati abbondanti con la L3... 40-50 mm^2 per controller RAM e NB non mi sembra una sottostima...

[Ren]

1) BD avrà performances, probabilmente IPC, superiori a Llano.

Sicuramente sarà vero in single thread indipendentemente dalla frequenza, ma sono curioso di vedere se la logica condivisa causi qualche calo di IPC con due thread in esecuzione.

[Pihippo]

Originariamente inviato da bjt2

Il K10 poteva processare 3 MOPS per ciclo, ciascuna composta da ALU, AGU OPPURE ALU+AGU. Quindi in un ciclo si potevano eseguire da 3 a 6 uops come le intende INTEL. Però le code erano bloccate e una ALU+AGU era eseguita assieme solo se provenivano dalla stessa istruzione x86 (quindi una mem/reg o reg/mem). Il BD può eseguire 4 uops per ciclo, senza più lanes, quindi niente più istruzioni bloccate in una coda...

Ciao
Cio è vero, in alcuni casi il k10 può riuscire ad eseguire fino a 6 uops ad esempio in istruzioni del tipo load\execute (Add eax,[edi] ;Add ebx,[edi+4]) ma il dispatch invia al massimo 3 mops, (ovvero sempre 3 anche se alcune volte come in caso di basso ILP v'erano delle nop)le quali poi in seguito vengono scisse in uops, quindi il totale massimo "escluso" lo scheduler scemo sia 6 uops per ciclo (se arrivava a 4 era abbastanza direi)
Bd invece ne da in pasto 4 mops , quindi a meno che le agen non facciano anche da semplici adder e qualche funzione logica mi pare solo uno spreco di risorse (dare di più di quello che nel caso perfetto potresti fare)
Spero di essermi espresso in maniera comprensibile

[paolo.oliva2]

Originariamente inviato da bjt2

Non correre troppo... Quel 3.5 GHz + 500 MHz è uscito tante volte in relazione all'X8, ma potrebbe essere anche la frequenza massima...
Ma daltra parte JF-AMD, su AMD Zone o mi pare proprio il suo Blog, ha fatto l'esempio di +500 MHz di turbo su 16 core (quindi parlava del X16 MCM) e in altre occasioni ha nominato i 3500+500 Mhz... Ora può darsi che si sia imbrogliato e questi clock si riferiscano all'X8, e prudentemente assumiamo che sia così, ma c'è anche la possibilità che 3500+500 MHz possa essere il clock reale di un X16... Immagina quello di un X8... E quello di un X4

Si, però il dato di fatto è che si parla che genericamente BD partirebbe da un clock di 3,5GHz.

Allora cosa succederebbe? che un BD X8 almeno partirebbe da 3,5GHz. Però, AMD, ufficialmente ha detto che BD X8 partirebbe da 95W TDP, quindi un BD X8 a 3,5GHz avrebbe ancora 95W TDP.

A questo cosa dobbiamo considerare? Il Turbo, che sarebbe di +500MHz su TUTTI i core, ma che per concetto, il turbo non può sforare il TDP def, quindi un BD X8 a 4GHz in Turbo sarebbe ancora a 95W.

Ancora andando di pessimismo, un BD X8 a 125W potrebbe avere anche +500MHz rispetto alla frequenza Turbo max di un BD X8 95W con Turbo, ma imposto la max frequenza considerando che come def la frequenza + turbo di un BD X8 95W, cioè 4GHz, con chiaramente i +500MHz del turbo, si arriverebbe a 4,5GHz.

Ora... se un X8 a 125W fosse 4GHz, un X6 che frequenza avrebbe sempre a 125W? Almeno 4,2GHz, anche se fosse possibile pure 4,4GHz, ed ancora ci sarebbe da aggiungere il Turbo, che se è di 500MHz su 8 core, su 6 core potrebbe già essere 650MHz. Ed ancora c'è l'X4. Stesso discorso... pensarlo ALMENO a 4,5GHz mi sembra il minimo e si supererebbero i 5GHz in Turbo.

E nel mio calcolo, sono pessimista al massimo, perché ho dato per presunto che AMD proponga un solo X8 a 95W. E se invece oltre al 3,5GHz 95W ci fosse pure un 3,7GHz? Tutto il mio conteggio, già conservativo, sarebbe spostato verso l'alto di 200MHz. Insomma... con un po' più di ottimismo, un BD X4 potrebbe essere perfino già 5GHz stock, + il Turbo.

Ricordiamoci che fino a 3 mesi fa si reputava IMPOSSIBILE un X8 sopra i 3,5GHz a 125W TDP... cacchio, ora abbiamo un X8 che parte da 3,5GHz ed è a 95W, sembrerebbero già frequenze ottimiste per un 22nm... , e non siamo neppure sicuri se abbia o meno l'ultra-low-k.

[cionci]

Originariamente inviato da paolo.oliva2

un BD X8 sarebbe ugualmente più piccolo nonostante il passaggio di Intel al 22nm, di qui il vantaggio del minor costo produzione grazie alla maggior produttività a wafer sarebbe sfumato.

Imho IB sarebbe di poco più piccolo.

Originariamente inviato da bjt2

Notavo questo nel grassetto: la prima cosa. BD migliora performance (IPC) e frequenza e riduce area e TDP rispetto alla precedente architettura x86-64 sullo STESSO processo, ossia 32nm... Non può che essere Llano, perchè il Thuban è 45nm...

Io credo che qualche ES di Thuban a 32nm se lo siano fatto Anche perché altrimenti non avrebbero avuto un riferimento vero e proprio.

[cionci]

Originariamente inviato da paolo.oliva2

E nel mio calcolo, sono pessimista al massimo, perché ho dato per presunto che AMD proponga un solo X8 a 95W. E se invece oltre al 3,5GHz 95W ci fosse pure un 3,7GHz? Tutto il mio conteggio, già conservativo, sarebbe spostato verso l'alto di 200MHz. Insomma... con un po' più di ottimismo, un BD X4 potrebbe essere perfino già 5GHz stock, + il Turbo.

Secondo me proporrà pochissimi X8, massimo 3 modelli. Uno con TDP da 95W e due con TDP da 125W.

[paolo.oliva2]

Originariamente inviato da cionci

Imho IB sarebbe di poco più piccolo.

Tieni conto anche di questo:
SB X8 20MB L3
Un IB X10, quanta L3 avrebbe? 24MB?

Un BD X10 al più l'avrebbe 10MB.

4MB di L3 in + di IB X10 contro i 2MB in + di BD X10, occuperebbero sempre più spazio rispetto ad AMD, perché il 22nm non riduce del 50% lo spazio rispetto al 32nm.

Comunque il mio discorso era partendo da questo:
Perché si miniaturizza il silicio?

- Perché il TDP diminuisce rispetto alla stessa potenza (= se un procio fa 100 a 45nm e lo stesso procio a 32nm fa 150, posso chiedere un prezzo più alto, perché più potente, a parità di procio prodotto)
- Perché la superficie del procio diminuisce e a parità di wafer, il numero di proci prodotti aumenta e quindi il costo a procio diminuisce.
- Oltre a tutti gli altri vantaggi "velocistici" che un silicio più parco nel TDP può dare, consentendo pure architetture più potenti.

E' questo pacchetto di vantaggi che fa sì che risulti vantaggioso l'aver speso in ricerca ed ammodernamento FAB, tanto da far calare i costi produzione da una parte e permettere prezzi più alti per lo stesso prodotto, di quel margine necessario perchè i soldi spesi rientrino con ulteriori guadagni.

Ora, a me sembra che il primo vantaggio della miniaturizzazione dei transistor da parte di Intel non riesca a produrre questo vantaggio. Non è certo con 1-2 proci in più a wafer che ritornano i miliari di $ spesi.

Rimane solo il discorso TDP/potenza.

Non voglio creare polemica... ma se Intel avesse un salto di miglioramento tale e uguale come dal passaggio 45-->32nm (e relativa architettura), io non darei per scontato che il 22nm cambierà il tutto.

Tieni presente questo:
i7 X4 3,3GHz 45nm 130W TDP, SB X4 3,5GHz 95W TDP. Proiezione... IB X4 3,7GHz X4 65W TDP.
i7 X4 3,3GHz 45nm 130W TDP, i7 X6 3,3GHz 130W TDP. Proiezione SB X6? Ipotizziamo IB, come + 2 core e -35W TDP? (e già sarebbe molto di più della differenza 45nm-->32nm)

Ma BD è ora 3,5GHz X8 95W... BD-2 diminuirà il TDP.

Quindi... se Intel con il 22nm non riuscirebbe ad avere un procio più piccolo di dimensioni (quindi non più proci a wafer rispetto ad AMD) e nemmeno un rapporto TDP/potenza superiore tale da richiedere un prezzo più alto perché il procio è + potente, in nome di che cosa potrebbe vendere un procio ad un prezzo doppio rispetto ad AMD? Magari con AMD che fa una politica di prezzi aggressiva. Non mi sembra una situazione che sarebbe impossibile da crearsi, anche perché differenze anche del 10% a favore di Intel, non sarebbero sufficienti a rendere giustificato prezzi differenti del 50-100% (ad esempio, quando AMD aveva i 940 a 250€, un prezzo per un i7 X4 3,2GHz a 600€ (non EE), poteva essere interessante... però ora con un 1090T a 180€ non è proponibile un SB a prezzi simili. Viceversa, SB X8 o IB X8 o X10, non avranno mai quel margine da poter giustificare prezzi del doppio o triplo rispetto ad un BD X8 o X10. Quindi, non possiamo dire che ad Intel basterà un 22nm simile al 32nm AMD, ma lo dovrebbe superare del 30-40% per poter applicare prezzi più alti per recuperare quanto speso. Non mi sembra così per scontato...

Però, e l'ho sottolineato pure prima, dobbiamo aspettare di vedere che IPC avrà BD, e che clock sarà in grado di applicare Intel ad SB X6 e X8, perché nel caso di prezzi bassi X6-X8, la migrazione della gente verso questi proci sarebbe molto veloce, quindi non possiamo prendere in considerazione solamente gli X4 dove la differenza TDP/frequenza tra SB e BD è inferiore, ma meglio gli X6 e X8, e qui le differenze al momento sarebbero davvero notevoli.

Metto dati a caso.
Un conto sarebbe BD -20% di IPC con +30% clock, risultato +10%
Un altro -5% di IPC con + 40% di clock, risultato + 35%.

[cionci]

Originariamente inviato da paolo.oliva2

Tieni conto anche di questo:
SB X8 20MB L3
Un IB X10, quanta L3 avrebbe? 24MB?

Un BD X10 al più l'avrebbe 10MB.

Sì, ma conta anche l'altra cache. SB ha 256KB di L2 per core. BD ha 2 MB di L2 per modulo.
E' la versione server di SB ad avere 20 MB di L3, la versione desktop ne avrebbe 16, quindi un X10 ne avrebbe 20 MB per un totale L3+L2 di 22.5 MB.
Un BD X10 avrebbe 10 MB di L2 + 10 MB di L3.

[paolo.oliva2]

Originariamente inviato da cionci

Sì, ma conta anche l'altra cache. SB ha 256KB di L2 per core. BD ha 2 MB di L2 per modulo.
E' la versione server di SB ad avere 20 MB di L3, la versione desktop ne avrebbe 16, quindi un X10 ne avrebbe 20 MB per un totale L3+L2 di 22.5 MB.
Un BD X10 avrebbe 10 MB di L2 + 10 MB di L3.

Ok, vero , non l'avevo considerato.