[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[paolo.oliva2]

Originariamente inviato da cionci

Questa era una cosa dovuta perché il north bridge è integrato nella CPU. Non ci sarebbe stata alcuna alternativa se non riportarlo fuori.

Si, però il termine APU differisce dal termine CPU + VGA perché l'APU li integra nello stesso film e stesso pezzo di silicio e CPU + VGA li divide, addirittura fattibile con 2 distinti pezzi di silicio.

Che poi il grado di interazione sia limitato o comunque inferiore ai modelli a venire, nessuno penso che abbia nulla da obiettare. Ma comunque un distinguo tra CPU + VGA on package io lo vedo.

Se AMD da tempo integra l'NB nel procio, mica ci possiamo aspettare che si faccia da gambero.

[cionci]

Originariamente inviato da paolo.oliva2

Si, però il termine APU differisce dal termine CPU + VGA perché l'APU li integra nello stesso film e stesso pezzo di silicio e CPU + VGA li divide, addirittura fattibile con 2 distinti pezzi di silicio.

E' solo una distinzione formale, perché a livello funzionale non cambia assolutamente niente, almeno per Llano. La cosa sarebbe fattibile anche in due pezzi di silicio collegati tramite HyperTransport per la memoria.
Al contrario l'integrazione fra CPU e GPU in Sandy Bridge è più alta, anche se hanno solo la cache L3 in comune (e non è poi poco), tanto che non potrebbero essere realizzati in due chip diversi.

[carlottoIIx6]

Originariamente inviato da cionci

E' solo una distinzione formale, perché a livello funzionale non cambia assolutamente niente, almeno per Llano. La cosa sarebbe fattibile anche in due pezzi di silicio collegati tramite HyperTransport per la memoria.
Al contrario l'integrazione fra CPU e GPU in Sandy Bridge è più alta, anche se hanno solo la cache L3 in comune (e non è poi poco), tanto che non potrebbero essere realizzati in due chip diversi.

che vuoi dire?
i due sistemi cpu e gpu e relative menorie sono collegate tramite HyperTransport e tramite esso accedono poi al controller memoria...

vuoi dire che questo e' possibile con anche con una cpu e gpu separate?
http://www.arduer.com/wp-content/upl...c360525bc9.jpg
se fossero separate potrebbero prendere i dati solo dalla memoria comune di sistema
non so... ma il fatto che siano collegate da un bus prima della memoria ram, non implica che possono scambiarsi dati?

[cionci]

Originariamente inviato da carlottoIIx6

che vuoi dire?
i due sistemi cpu e gpu e relative menorie sono collegate tramite HyperTransport e tramite esso accedono poi al controller memoria...

vuoi dire che questo e' possibile con anche con una cpu e gpu separate?

No, voglio dire che con il livello di integrazione che hanno avrebbero potuto essere anche collegate fra loro con HyperTransport ed essere su due chip differenti. Così come succede nel multiprocessing di AMD con la formazione di un mesh di CPU di cui non tutte le cpu possono essere collegate a dei banchi di memoria.

Sul fatto che il collegamento fra i buffer e l'XBar possa essere o meno uno o più link HyperTransport, credo che sia difficile che qualcuno ti possa rispondere con certezza. Da un punto di vista logico potrebbe esserlo, anche perché avrebbero già tutti i meccanismi di coerenza con la cache della CPU già sviluppati.

[carlottoIIx6]

Originariamente inviato da cionci

No, voglio dire che con il livello di integrazione che hanno avrebbero potuto essere anche collegate fra loro con HyperTransport ed essere su due chip differenti. Così come succede nel multiprocessing di AMD con la formazione di un mesh di CPU di cui non tutte le cpu possono essere collegate a dei banchi di memoria.

Sul fatto che il collegamento fra i buffer e l'XBar possa essere o meno uno o più link HyperTransport, credo che sia difficile che qualcuno ti possa rispondere con certezza. Da un punto di vista logico potrebbe esserlo, anche perché avrebbero già tutti i meccanismi di coerenza con la cache della CPU già sviluppati.

... e quindi non avere bisogno di una chace l3 ...
... o di usare la ram di sistema...

mha!

[paolo.oliva2]

Originariamente inviato da cionci

E' solo una distinzione formale, perché a livello funzionale non cambia assolutamente niente, almeno per Llano. La cosa sarebbe fattibile anche in due pezzi di silicio collegati tramite HyperTransport per la memoria.
Al contrario l'integrazione fra CPU e GPU in Sandy Bridge è più alta, anche se hanno solo la cache L3 in comune (e non è poi poco), tanto che non potrebbero essere realizzati in due chip diversi.

Scusami, ma se l'MC è unico in Llano, già questa è un'integrazione.
Che poi al momento se l'MC "lavora" a contatto con l'L3, non so se escludere una L3 condivisa pure per Llano..
Inoltre... se poi si è concordi nel giudicare Llano graficamente ben più potente di SB, non capisco perché continuare a far sembrare la grafica integrata di SB migliore di quella AMD.

[cionci]

Originariamente inviato da paolo.oliva2

Scusami, ma se l'MC è unico in Llano, già questa è un'integrazione.
Che poi al momento se l'MC "lavora" a contatto con l'L3, non so se escludere una L3 condivisa pure per Llano..
Inoltre... se poi si è concordi nel giudicare Llano graficamente ben più potente di SB, non capisco perché continuare a far sembrare la grafica integrata di SB migliore di quella AMD.

SB non è migliore, assolutamente no. Dal punto di vista grafico prenderà sonore sassate. Però dal punto di vista dell'integrazione CPU e GPU è un passo avanti rispetto a Llano. Non ammettere questo significa solo non fare un analisi obiettiva.

No, non c'è alcuna integrazione fra CPU e GPU. Come dimostravo prima, ci sarebbe stato un unico memory controller anche collegando la GPU tramite HyperTransport su un chip esterno (così come succede in configurazioni multiprocessore con CPU che non hanno Ram propria e di fatto memory controller inutilizzato)

[paolo.oliva2]

Originariamente inviato da cionci

SB non è migliore, assolutamente no. Dal punto di vista grafico prenderà sonore sassate. Però dal punto di vista dell'integrazione CPU e GPU è un passo avanti rispetto a Llano. Non ammettere questo significa solo non fare un analisi obiettiva.

No, non c'è alcuna integrazione fra CPU e GPU. Come dimostravo prima, ci sarebbe stato un unico memory controller anche collegando la GPU tramite HyperTransport su un chip esterno (così come succede in configurazioni multiprocessore con CPU che non hanno Ram propria e di fatto memory controller inutilizzato)

Quindi, considerando per APU come parti in comune tra CPU e GPU sullo stesso die, tu vedi più APU in SB che in Llano.
(premetto, nessuna ironia perché di fondo non mi sono studiato nessuna delle 2 architetture... mi è bastato l'overflow iniziale solo a guardare BD).

[cionci]

Originariamente inviato da paolo.oliva2

Quindi, considerando per APU come parti in comune tra CPU e GPU sullo stesso die, tu vedi più APU in SB che in Llano.

Sì, questo credo che sia indubbio. E si spiega anche facilmente. Vedi l'immagine postata prima: http://www.arduer.com/wp-content/upl...c360525bc9.jpg

L'XBar è quella parte del north bridge che si occupa di raccogliere tutte le richieste provenienti dall'intero sistema (I/O, PCI-Express, HyperTransport, CPU) verso la memoria. Di fatto quindi la GPU, essendo servita direttamente dall'XBar, è in una posizione simile a quella che avrebbe una ipotetica CPU o GPU esterna collegata tramite HyperTransport.
Al contrario, in SB, prendendo sempre l'immagine sopra, la GPU è come se fosse collegata direttamente al modulo verde chiamato Cache e venisse servita direttamente dallo stesso link con XBar che serve anche la CPU.

[papafoxtrot]

Originariamente inviato da cionci

No, non c'è alcuna integrazione fra CPU e GPU. Come dimostravo prima, ci sarebbe stato un unico memory controller anche collegando la GPU tramite HyperTransport su un chip esterno (così come succede in configurazioni multiprocessore con CPU che non hanno Ram propria e di fatto memory controller inutilizzato)

Immagino che la condizione sia simile a quella dei chipset con video integrato attuali: la CPU e la GPU comunicano tramite hyper transport (che unisce la CPU al chipset) e la CPU condivide il memory controller (ad esclusione dei casi in cui è presente la memoria sideport).

E alla fine la condizione è la stessa dei core i3 e core i5. Il memory controller è unico e condiviso. Solo che in questi ultimi si trova sulla GPU, e quest'ultima comunica con il processore direttamente attraverso un pci-express, del quale il processore integra un controller (che sostiuisce il controller HT di AMD).

In effetti l'integrazione non è per nulla spinta. Si è solo messo tutto sullo stesso chip di silicio.
Se Llano avesse una L3, allora questa sarebbe solo appannaggio del lato CPU.

Ma ora mi chiedo: Intel ha collegato le due aree mediante la cache L3, senza fare uso di un bus specifico. E' un grande passo avanti?
Come si realizza ciò?

[cionci]

Originariamente inviato da papafoxtrot

Immagino che la condizione sia simile a quella dei chipset con video integrato attuali: la CPU e la GPU comunicano tramite hyper transport (che unisce la CPU al chipset) e la CPU condivide il memory controller (ad esclusione dei casi in cui è presente la memoria sideport).

E alla fine la condizione è la stessa dei core i3 e core i5. Il memory controller è unico e condiviso. Solo che in questi ultimi si trova sulla GPU, e quest'ultima comunica con il processore direttamente attraverso un pci-express, del quale il processore integra un controller (che sostiuisce il controller HT di AMD).

In effetti l'integrazione non è per nulla spinta. Si è solo messo tutto sullo stesso chip di silicio.
Se Llano avesse una L3, allora questa sarebbe solo appannaggio del lato CPU.

Esattamente. Le grafiche integrate nelle schede madri AMD, finora erano collegate direttamente tramite HyperTransport alla CPU. Quindi in una posizione molto simile alla GPU attuale in Llano. Anche prima, in assenza di memoria locale, utilizzavano il memory controller della CPU per l'accesso alla memoria video.

Originariamente inviato da papafoxtrot

Ma ora mi chiedo: Intel ha collegato le due aree mediante la cache L3, senza fare uso di un bus specifico. E' un grande passo avanti?
Come si realizza ciò?

Essendo collegata direttamente credo che abbia bisogno solo di pilotarla normalmente, così come fanno i vari core con la L3.

[papafoxtrot]

Ma se lano avesse avuto una L3, dici che non avrebbe potuto AMD fare lo stesso?

[carlottoIIx6]

Originariamente inviato da cionci

Esattamente. Le grafiche integrate nelle schede madri AMD, finora erano collegate direttamente tramite HyperTransport alla CPU. Quindi in una posizione molto simile alla GPU attuale in Llano. Anche prima, in assenza di memoria locale, utilizzavano il memory controller della CPU per l'accesso alla memoria video.

Essendo collegata direttamente credo che abbia bisogno solo di pilotarla normalmente, così come fanno i vari core con la L3.

questo vuole dire cheAMD era gia' sulla strada dell'integrazione
bisogna vedere se l'hyperTransport e' cambiato
e permette di fare qualcosa in piu'

prima era solo un modo per arrivare alla memoria... ora?

[cionci]

Originariamente inviato da papafoxtrot

Ma se lano avesse avuto una L3, dici che non avrebbe potuto AMD fare lo stesso?

Sicuramente avrebbero potuto, rivisitando un po' la GPU, ma se le cose fossero rimaste così la L3 sarebbe rimasta in quel box verde chiamato Cache

[cionci]

Originariamente inviato da carlottoIIx6

questo vuole dire cheAMD era gia' sulla strada dell'integrazione
bisogna vedere se l'hyperTransport e' cambiato
e permette di fare qualcosa in piu'

prima era solo un modo per arrivare alla memoria... ora?

HyperTransport è un link punto-punto, da sempre ha permesso di collegare il chipset alla CPU e le CPU fra loro.

Cosa dovrebbe essere di più di un modo per arrivare alla memoria ?

[carlottoIIx6]

Originariamente inviato da cionci

Sicuramente avrebbero potuto, rivisitando un po' la GPU, ma se le cose fossero rimaste così la L3 sarebbe rimasta in quel box verde chiamato Cache

per me amd non mette la L3 semplicemente per scelta
come ha fatto con gli athlon rispetto i phenom II

[capitan_crasy]

Originariamente inviato da cionci

Questa era una cosa dovuta perché il north bridge è integrato nella CPU. Non ci sarebbe stata alcuna alternativa se non riportarlo fuori.

Il NB integrato comprende i controller PCI-Express e nulla più...
E dato che la comunicazione con il SB AMD è dovuto ad un collegamento PCI-Express 4X, l'integrazione del NB su Llano serve più che altro ad abbassare il costo delle schede mamme...

Originariamente inviato da cionci

E' solo una distinzione formale, perché a livello funzionale non cambia assolutamente niente, almeno per Llano. La cosa sarebbe fattibile anche in due pezzi di silicio collegati tramite HyperTransport per la memoria.
Al contrario l'integrazione fra CPU e GPU in Sandy Bridge è più alta, anche se hanno solo la cache L3 in comune (e non è poi poco), tanto che non potrebbero essere realizzati in due chip diversi.

Se si trattasse di una IGP, ma ricordo che Llano ha una GPU...

Originariamente inviato da cionci

SB non è migliore, assolutamente no. Dal punto di vista grafico prenderà sonore sassate. Però dal punto di vista dell'integrazione CPU e GPU è un passo avanti rispetto a Llano. Non ammettere questo significa solo non fare un analisi obiettiva.

Vedi sopra...
Intel ha adattato una IGP e non una dannata GPU...
Llano invece ha una GPU della famiglia evergreen ridisegnata sul processo produttivo a 32nm SOI e integrata nello stesso pezzo di silicio dei core X86...

No, non c'è alcuna integrazione fra CPU e GPU. Come dimostravo prima, ci sarebbe stato un unico memory controller anche collegando la GPU tramite HyperTransport su un chip esterno (così come succede in configurazioni multiprocessore con CPU che non hanno Ram propria e di fatto memory controller inutilizzato)

Il primo progetto di Fusion era quello di realizzare un Dual core K10 senza cache L2 e montare sullo stesso package una IGP come la 780G.
Il progetto fu abbandonato perchè non era conveniente ad AMD produrre una CPU con una IGP costruita con un processo produttivo diverso da quella della CPU; l'eredità fu il core Regor, Dual core K10 nativo con 1MB di cache L2.
AMD poteva fare la stessa cosa con Llano ma ha preferito l'integrazione di una vera e propria GPU mainstream piuttosto che avere la pappa pronta con IGP e il collegamento HT già predisposto...

[carlottoIIx6]

Originariamente inviato da cionci

HyperTransport è un link punto-punto, da sempre ha permesso di collegare il chipset alla CPU e le CPU fra loro.

Cosa dovrebbe essere di più di un modo per arrivare alla memoria ?

si ma solo di sistema?
o anche cache?
possono gpu e cpu scambiarsi i dati senza passare per la ram di sistema?
questo mi sto chiedendo...
ma e' giusto per curiosita'...

[cionci]

Originariamente inviato da carlottoIIx6

per me amd non mette la L3 semplicemente per scelta
come ha fatto con gli athlon rispetto i phenom II

E chi ha detto diversamente ?

[cionci]

Originariamente inviato da carlottoIIx6

si ma solo di sistema?
o anche cache?
possono gpu e cpu scambiarsi i dati senza passare per la ram di sistema?

No, non ha senso. Per la cache ci sono algoritmi di coerenza già studiati per l'HyperTransport. In ogni caso non si accede alla cache, ma serve solo per invalidare un blocco della cache nel caso qualche periferica esterna acceda in scrittura in una locazione di memoria presente in cache.