AMD sigla accordo di licenza per la tecnologia Z-RAM

AMD sigla accordo di licenza per la tecnologia Z-RAM

AMD ha firmato un accordo di licenza per l'utilizzo di una tecnologia che permette di realizzare memorie embedded ad elevata densità

di pubblicata il , alle 11:48 nel canale Processori
AMD
 

Advanced Micro Devices ha siglato un accordo di licenza per quanto riguarda un tipo di memoria sviluppato dalla nascente compagnia Innovative Silicon Inc. Tale memoria è realizzata con procedimento SOI (silicon-on-insulator) e AMD, in modo particolare, è interessata all'utilizzo della tecnologia Z-RAM (zero capacitor) per i propri processori.

Tale tipo di memoria embedded è particolarmente interessante per AMD, la quale realizza processori proprio mediante il processo produttivo SOI. La compagnia Innovative Silicon dichiara che la tecnologia Z-RAM permette di quintuplicare la densità della memoria embedded SRAM tradizionale e di raddoppiare la densità della memoria embedded DRAM.

Craig Sander, corporate vice president of technology development presso AMD, ha dichiarato: "L'incremento della densità offerto dalla tecnologia Z-RAM di Innovative Silicon può permettere di realizzare memorie cache di maggiori dimensioni permettendo un incremento delle prestazioni e una riduzione del consumo energetico per le operazioni I/O".

Sander ha dichiarato che i primi test con questo tipo di memoria saranno eseguiti sui processori a 65 e 90 nanometri presso la fabbrica AMD di Dresda, in Germania. Non sono comunque state rilasciate dichiarazioni relative ad una possibile finestra temporale nella quale tali test saranno effettuati.

Innovative Silicon Inc. è una compagnia fondata nel 2002 e con sede a Losanna, in Svizzera. Il fondatore è Pierre Fazan, attualmente Chief Technology Officer, che per primo ha avuto l'idea di sviluppare memoria DRAM a transistor singolo utilizzando wafer silicon-on-insulator. Tale idea ha permesso di realizzare memorie con maggiore densità rispetto alle memorie SRAM e DRAM, grazie allo sfruttamento della capacità elettrica messa a disposizione dallo strato di silicio più elevato del wafer SOI, invece di dover utilizzare condensatori tradizionali.

Maggiori informazioni su Innovative Silicon potranno essere raccolte sul sito ufficiale della compagnia.

Fonte: EEtimes
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36 Commenti
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Special20 Gennaio 2006, 11:58 #1
Hem... ma non ho capito...
E' una nuova tecnologia per la cache del processore?
davidon20 Gennaio 2006, 12:01 #2
mi sembra una buona notizia per lo sviluppo tecnologico delle soluzioni amd
ma sono anche curioso di capire come si muoverà amd sul fronte della memoria ram
mi aspetto un "colpo" tipo quello dell'introduzione della ddr, ma questa volta la novità potrebbe anche essere anche più "sostanziosa" tipo qualcosa di specifico per il controller integrato negli A64

ciaobye
Felix20 Gennaio 2006, 12:13 #3
Credo che AMD stia mirando proprio a ridurre l'area dedicata alla cache del processore. I vantaggi sono evidenti, allo stato attuale la maggior parte dei transistor della cpu sono impiegati nelle cache.
Kanon20 Gennaio 2006, 12:16 #4
Cache L3 per i sempre più esosi dual core?
Dreadnought20 Gennaio 2006, 12:22 #5
Non penso, con la latenza dell'MCH bassa la cache di L3 è inutile, magari ampliano la cache L1 e L2, visto che questa tecnologia permette di fare SRAM con meno dei 6 transistor soliti per ogni bit, ma quanti in meno?
bjt220 Gennaio 2006, 12:39 #6
Le SRAM esistono dagli albori sia a 4 che a 6 transistors... Questa tecnologia permette di impacchettarli di più... Se poi le fanno anche a 4 transistor (il minimo per una cella SRAM)... A meno che non siano già a 4 transistors...
Rubberick20 Gennaio 2006, 12:40 #7
Beh tra poco processori con cache di l2 e l3 rispettivamente di 8 e 64 MB non sarebbe male, mettiamoci anche l'introduzione dei ram/rom disk e memorie flash a mantenimento statico prolungato e memorie ai nanotubi di carbonio...

Stiamo andando davvero avanti per quello che riguarda gli stream di I/O =)
Dreadnought20 Gennaio 2006, 12:58 #8
Originariamente inviato da: bjt2
Le SRAM esistono dagli albori sia a 4 che a 6 transistors... Questa tecnologia permette di impacchettarli di più... Se poi le fanno anche a 4 transistor (il minimo per una cella SRAM)... A meno che non siano già a 4 transistors...

Facendo i conti tempo fa con dothan e banias (identico core, doppia cache) veniva giusto con 6T nelle cache (e 9 bit per byte in ECC), cque per verificare:

Banias: 77m transistor
Dothan: 140m transistor

ipotesi 6-transistor per bit di SRAM:
Considerando il 15-20% di overhead in transistor per le cache L2 8way-set associative che è quello + comune viene:

Dothan: 2MB*9 = 18mbit * 6 =108Mtr * 1,20 (overhead) = 129,6 che lascia 11M di transistor per il core.
Banias: 1MB*9 = 9mbit *6 = 54Mtr * 1,20 = 64.8 che lascia 12,6M di transistor per il core.

ipotesi 4-transistor per bit di SRAM:
Dothan: 18mbit * 4 = 72Mtr * 1,20 = 86Mtr che lasciano troppi transistor al core (140-86=54M), il dothan non dovrebbe superare i 15M di transistor per core + L1.
Banias: 9mbit * 4 = 36Mtr *1,20 = 43,2Mtr che da 77-43=34Mtr per il core, che sono completamente diversi dai 54M del risultato di prima.

IMHO sono 6 per bit di SRAM, anche perchè le SRAM bipolari a 4 transistor consumano troppo, le cache nelle cpu in genere consumano pochissimo, quindi la cella più comune è quella a 6 transistor.

Edit: link con i 3 tipi di SRAM http://www.silicon7.com/tech_05.asp
Zerk20 Gennaio 2006, 13:17 #9
Pierre Fazan, attualmente Chief Technology Officer, che per primo ha avuto l'idea di sviluppare memoria DRAM a transistor singolo utilizzando wafer silicon-on-insulator.

permette di quintuplicare la densità della memoria embedded SRAM tradizionale e di raddoppiare la densità della memoria embedded DRAM.


Quindi par di capore che ogni singolo bit viene memorizzato da un solo transistor non 4 o 6 come dite voi
Dreadnought20 Gennaio 2006, 13:24 #10
ma dai?
questa è appunto la nuova tecnologia!
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