Roadmap AMD aggiornata

eheheheh!
non vedo l'ora di vederli testati e vedere se aveva ragione l'amd o no, peccato dover aspettare tutta l'estate...

^___^

Non so se dico una bestialita' ma essendo il Barton un Tbred con il doppio di cache L2, dovrebbe prestarsi meno a qualunque tipo di OC. Non e' che in questo modo un Tbred in OC potrebbe ridurre il divario di prestazioni con il Barton di pari frequenza rendendolo meno "appetibile"?

ci sono 2 falle in quel che dici:
1) cos'è la latenza x te? guarda che la latenza è composta x la maggior parte da il tempo di risposta che ovviamente rimane =.....
2) infatti si vede come và il P4.......ed anche intel ne è cosciente visto che vuole triplicare la dimensione della cache L1...fidati + cache + velocità.
3)In effetti non avevo tenuto conto del controller integrato...xò 1 cache miss è sempre 1 cache miss...cioè ti porta pur sempre in RAM...che anche se è + veloce come tempo di latenza grazie al controller integrato è sempre qualche ordine + lenta delle cache L1 e L2........

Allora qui stiamo a discutere di cose che neanche dovremmo sapere da che parte cominciare a commentare dato che dietro all'Hammer ci ha lavorato per mesi un equipe di ingenieri di certo ad un livello piu alto del nostro e di un ingeniere elettronico di una ditta qualunque (qui intendo che AMD come Intel se li sceglie), Quindi se all'Hammer gli hanno messo 256k di chace e perche data la potenza della cpu per adesso non ne serve di più se no andrebbe troppo avanti ad Intel sulle prestazioni e rimarrebbe per troppo tempo con una cpu uguale! Quindi a fine 2003 probabilmente vedremo un Hammer 512k superare Intel in prestazioni ma questo e normale!!!
La Intel il suo P4 lo sta modificando continuamente tra bus e chace come se avesse paura di AMD!
Poi secondo me e vero che la cache e sinonimo di prestazioni le prove le abbia mo sul Barton ma le prestazioni aumentano le l'architettura lo permette!
Per quanto riguarda i 2600+ a 1667mhz sono giusti e inutile criticare AMD perche la Intel e oramai hai 3ghz mentre AMD no mi sembra ora di capirla dopo un anno che non bisogna piu guardare la fraquenza!!!Azz
AMD nella architettura fa scuola!!! voglio ricordare che i powerPC hanno appena superato da qualche mese il 1ghz e vanno almeno il doppio dei P4 2.53ghz Quindi a me fa piacere che AMD si impegni nella ottimizzare la tecnica!
Anche un pentium166 a 20ghz va come un 1600+ sarebbe troppo facile ragionare come gli americani che alzare la potenza della auto aumentano la cilindrata!

Ciao a tutti

scusate gli errori ortagrafici ma sono svizzero e parlo anche tedesco quindi faccio degli errori heehheeh

Mah, io non mi sbilancio, dopotutto se sarà più veloce il 2500+ farà bene, altrimenti ci compreremo tutti il 2500+ che andrà più veloce e costerà meno

vedrete........
con 512k di cache i TB voleranno.......
ricordate i vekki P3T
un 1133 stava dietro a un TB 1400

provare per credere
IMHO se AMD dice che un 1666 Barton è un 2600 vedrai che sarà così.......magari nn in tutte le applicazioni ma nella maggior parte

BYEZZZZZZZZZ

So benissimo cos'è la latenza cmq grazie per l'eventuale lezione...
Non è "assolutamente" vero che + cache è "sempre" uguale a + prestazioni non c'è alcuna falla in ciò che dico.
Dipende tutto dall'architettura, il PIV senza modifiche architetturali non potrebbe integrare quantità di cache superiori (salvo errori progettuali) o avrebbe prestazioni inferiori con la latenza attuale. E l'architettura del PIV si può anche se molto impropriamente assimilare ad un'architettura seriale in cui i dati vengono processati ad alta velocità, più che pensare a molti dati contemporanei. Filosofia opposta per l'athlon invece. Dell'hammer per ora si sa molto poco...

In un sistema seriale un buffer troppo grande porta a rallentamenti anzichè vantaggi a meno che non abbia latenza bassa. Non sempre una cache o un buffer maggiori portano vantaggi. Che sia uguale la latenza nell'hammer è tutto da vedere non sappiamo che tipo di cache integrerà.

X il resto per quanto ne so il barton dovrebbe avere tecnlogia SOI

In verità si......basta guarda i processori RISC...hanno quantità di cache elevate......e poi Itanium 2 che dovrebbe averne addirittura 6M di 3rzo livello.....
Basta guardare indietro al K6 II e III e III+......
Chiaramente per confrontare tutte queste cache si deve guardare alla loro "velocità" cioè siccome sono tutte sincrone con il clock della CPU, quelle di cui parliamo noi, allora si può dire + cache + prestazioni....è chiaro che se aggiungi cache + lenta allora si che la latenza aumenta.....ma sappiamo benissimo che qui si parla (o almeno io così intendevo) di cache sincrona al clock della CPU.....



Tutte le CPU da pentium in poi sono superpipelined cioè seriali.....tipo "catena di motaggio"......dimmi allora che l'Athlon ha una catena di montaggio in +



In base a cosa??

Da una roadmap di tempo fà si vide chiaramente che rispetto alla precedente al Barton era stata lasciata la .13m ma non SOI

Le minori prestazioni del P4, a mio avviso, sono principalmente dovute all'esagerata lunghezza delle sue pipeline: 20 stadi sono veramente troppi senza un sistema di branch prediction che si avvicini realmente al 99%.
L'altro fattore, come giustamente facevi notare, è la dimensione della cache L1, che è troppo piccola. Ma questo non affligge certo le applicazioni multimediali, per migliorare le quali è stato appositamente progettato. E difatti, pur avendo una misera cache L1 di soli 8K, ma con una latenza di soli 2 cicli di clock (contro i 3 dell'Athlon, se non ricordo male. Non ho i data sheet sotto mano purtroppo ), riesce a rispondere molto bene proprio in questi casi.

Per tutto il resto, per il codice "general purpose", il progetto fa veramente acqua, come hai già detto.

Comunque più cache non necessariamente implica maggiori performance: spesso le cache più grandi hanno delle latenze maggiori, per cui posso arrivare a rendere anche meno di cache più piccole, ma con latenze estremamente aggressive. Oltre a questo conta anche la banda che riescono ad erogare, e quante richieste (porte) in lettura e/o scrittura possono soddisfare contemporaneamente per ogni ciclo di clock.

Insomma, per farla breve, non è così semplice valutare l'impatto della dimensione di una cache, perché il suo "design" è strettamente legato al progetto dell'architettura di cui fa parte, e, come ho già detto, le variabili in gioco sono diverse e comportano impatti diversi per condizioni di esecuzione diverse (il codice per il multimedia è MOLTO diverso dal codice per la valutazione della strategia ottimale per un gioco di scacchi).

[B]

E' vero, ma le cache possono anche tenere "pendenti" più richieste di accesso alla ram, sospendendone l'esecuzione e "riattivandola" all'arrivo del dato, oppure possiedono più "porte" di lettura/scrittura, ecc. ecc. ecc. Insomma, ripeto, bisogna vedere bene com'è stata costruita la cache e i valori di tutti questi parametri prima di valutarne la bontà con i diversi tipi di codice.

Altrimenti, non mi spiego come mai le performance dei PA-RISC di HP siano più o meno a livelli degli avversari (IBM/Power, Sun/Sparc, Digital/Alpha), pur avendo una cache L1 veramente enorme (a seconda dei modelli arriva anche a 2Mb!!!).

Per Vegeta: il Barton inizialmente doveva essere SOI (nelle prime roadmap era riportato questo), ma ultimamente è stato annunciato diversamente da parte proprio dell'Amd.

Saluti