Intel, i core Ocean Cove miglioreranno l'IPC dell'80% rispetto a Skylake?

Dipende come vengono stimati: IPC per core o per cpu?
Ed in quali condizioni? Con quale sw?
Staremo a vedere.
Vale sempre il detto:" Prima vedere cammello, poi pagare"

IPC è instruction per core.
In teoria è un dato puro indipendentemente dal software.

Giustamente vedere cammello.

ipc sta per istruzioni per singolo ciclo di clock e non per core.
Difatti ad oggi si parla spesso di ipc ST ed ipc MT

IPC è Instruction per Cycle
Ideato ai tempi in cui l'architettura di calcolo aveva, semplificando [U]molto[/U], un solo "core".

Come sei generoso: aveva mezzo core dato che la fpu era esterna nel coprocessore ( opzionale), almeno seconda la teoria che Bd di amd non è un 8 core ma un 4 perchè ha solo 4 fpu.
Poi ognuno lo interpreta come gli pare...

Mi è venuto il mal di testa a leggere..... previsti tipo 4 aggiornamenti architetturali in 3 anni... non riesco a seguire mi spiace.

SE e quando presenteranno prodotti finiti superiori ai rispettivi AMD del momento se ne riparla, al momento rinuncio a capire i loro piani

Capisco solo che vogliono far passare per nuove "architetture" degli aggiornamenti evolutivi e già questo è scorretto. Di sicuro non saranno 4 architetture ex-novo in così poco tempo.

E le marmotte incarteranno la cioccolata della Mucca Lilla !!!

È vero che IPC significa Istruzioni per Ciclo, ma va evidenziato che il calcolo fa riferimento a un singolo Core o a un singolo Thread.
Non ho mai visto calcolare l'IPC considerando tutte le istruzioni eseguite contemporaneamente dai vari thread. Se così fosse, passando da un processore a 4 core a uno a 16, l'IPC aumenterebbe automaticamente del 400%, cosa che nessuno ha mai affermato.
Per cui un aumento dell'IPC dell'80% significherebbe una delle due alternative:
1. Nel numero di clock in cui in un thread si facevano 10 istruzioni, ora se ne farebbero 18 (improbabile, quasi magico, richiederebbe una innovazione architetturale senza precedenti; inoltre in genere un tale aumento dell'IPC porta a una maggiore complessità, per cui diminuirebbe presumibilmente il clock).
2. Gli uffici marketing stanno barando: hanno deciso di modificare l'uso del termine IPC per riferirlo al numero complessivo di istruzioni per tutti i thread (ovvero, stanno passando da 10 a 16 core, con un miglioramento del 60%, accompagnato da un miglioramento marginale dell'IPC per il restante 12,5%, relativo all'ulteriore incremento da 160 a 180).
Come qualcuno ha già detto, "prima vedere".

Questo, però, attiene più al processo utilizzato che alla micro-architettura di per sé. Con quest'ultima mi riferisco a come sia implementato il frontend (cache L0, L1, decoder, branch predictor, etc.) e il backend (scheduler, code, numero di porte e che tipo di uop possono accettare, ecc.).

L'uso di chiplet è trasversale alla realizzazione di un singolo core della micro-architettura.

Rimane un problema di processo. Vedremo quando Sonny/Willow Cove arriverà sui 14+++ (con Rocket Lake) se avrà problemi a raggiungere frequenze elevate.

Guarda che stiamo soltanto parlando di voci (rumor).

Questo lo vedremo con Rocket Lake, per l'appunto.

Questo è totalmente falso, ed è una leggenda metropolitana che purtroppo è ancora dura a morire.

Il problema di Intel è e rimane il processo a 10nm che ha bloccato tutto: dalla scalabilità in termini di core, alle frequenze, ai consumi, e infine le micro-architetture che avrebbero dovuto usarlo.

Ci sono due modi per migliorare le prestazioni: nuove micro-architetture e una nuova ISA.

Il primo punto è l'oggetto della notizia, e si può applicare a prescindere dall'ISA.

Il secondo punto riguarda più che altro una nuova ISA, perché limitarsi a togliere di mezzo le istruzioni legacy (quali, poi? Perché ce ne sono alcune molto utili che fanno la differenza in alcuni ambiti comuni, e che mettono parecchio dietro i RISC più rinomati).
A parte il fatto che togliere istruzioni significa già di per sé creare una nuova ISA, visto che verrebbe meno la compatibilità con tutto il parco software attuale.
E se viene meno la compatibilità, a questo punto è di gran lunga meglio realizzare una nuova ISA, che risolva i problemi di x86/x64, e consenta di ottenere anche prestazioni migliori.
Anche questo è sicuramente possibile, e se cerchi fra i progetti del mio profilo LinkedIn trovi una soluzione che ha pure il vantaggio di essere compatibile al 100% (e anche di più: istruzioni che da x86 a x64 sono sparite, sono supportate in modalità a 64 bit) in assembly con x86 e x64. Quindi basterebbe ricompilare le applicazioni esistenti per ritrovarsi i binari per la nuova ISA, sfruttandone i vantaggi.
Ma una soluzione del genere richiede investimenti (certamente molto meno rispetto a un'ISA completamente nuova e totalmente incompatibile con quella da rimpiazzare).

Non c'entra nulla. Il +30% riguarda le prestazioni assolute, e non l'IPC. Mentre la notizia parlava di IPC.

Sei male informato: vedi sopra.

L'avevo già scritto, ma evidentemente non è ancora chiaro: Intel ha già implementato delle nuove micro-architetture, che non sono state commercializzate finora esclusivamente a causa dei problemi col progetto a 10nm.

Non c'è nessun caveau e le implementazioni sono già esistenti.

Con questo principio allora non si comprerebbe mai, visto che aspettando la maturazione di nuovi prodotti, poi ne escono altri, e si ricomincia con l'attesa.

E due: ancora no. Le prestazioni assolute sono una cosa, mentre l'aumento di IPC è un altro (ed è ciò di cui parla l'articolo).

Non è affatto così. Sunny Cove non è certo una pezza / modifica a Skylake, ma una nuova micro-architettura.

Basti confrontare i due diagrammi, e le modifiche radicali saltano immediatamente all'occhio.

Purtroppo, invece, è proprio così. Se leggi i post di tuttodigitale troverai maggiori informazioni in merito.

Parliamo di 80% facendo il confronto fra Skylake e Ocean Cove, ma di mezzo passano diverse altre micro-architettura che contribuiscono ognuno ad alzare l'IPC.

E comunque guadagni del genere ai tempi del Pentium c'erano perché si passava da una pipeline a una super-pipeline (cioè un raddoppio del numero di istruzioni eseguite per ciclo di clock). Con l'aumentare del numero di istruzioni eseguite non si assiste più ad aumenti così elevati, perché ci sono dei limiti intrinseci del codice.

L'IPC è solo per singolo core.

In questi casi Intel usa lo standard industriale SPEC (Int e FP).

Quindi niente applicazioni scelte ad hoc per esaltare le prestazioni soltanto con certi, specifici, applicativi.

Claro che sì.

In realtà rimane ugualmente usato anche oggi che ci sono tantissimi core in una CPU, perché "misura" quello che è "l'efficienza" di una micro-architettura. Anche se più che altro è una misura per smanettoni.

L'FPU non è l'unica cosa che ha in comune Bulldozer, per cui è meglio classificarlo come 4 core/CMT.

Hai capito molto male allora, ed è evidente che non hai nemmeno dato un'occhiata ai diagrammi delle micro-architetture citate nella notizia: da Skylake a Sunny Cove c'è già una nuova micro-architettura e i cambiamenti si vedono subito a occhio.

Per i successivi incrementi prestazionali mi aspetto altri radicali cambiamenti.

Infine, e come già detto, fino ad almeno Willow Cove si tratta di progetti che Intel ha in pancia da tempo, e che non ha potuto commercializzare a causa dei problemi che ha avuto coi 10nm.

Esatto. Molti qui hanno confuso IPC e prestazioni (assolute), che sono due cose completamente diverse.

Varrà la 1, e la maggior complessità non implica necessariamente una riduzione delle frequenze.

Le innovazioni micro-architetturali radicali arriveranno, e Ice Lake / Sunny Cove ne è già un chiaro esempio.

Ma cosa no ?
IPC indica le istruzioni per ciclo clock e implica il numero di cores !

Dove sta scritta sta roba ?
Di solito l'IPC implica tutti i cores, se fosse per singolo core lo avrebbero scritto esplicitamente.
Ed è una cosa oramai nota da tempo.