AMD sigla accordo di licenza per la tecnologia Z-RAM

[Redazione di Hardware Upg]

Link alla notizia: http://www.hwupgrade.it/news/cpu/16197.html

AMD ha firmato un accordo di licenza per l'utilizzo di una tecnologia che permette di realizzare memorie embedded ad elevata densità

Click sul link per visualizzare la notizia.

[Special]

Hem... ma non ho capito...
E' una nuova tecnologia per la cache del processore?

[davidon]

mi sembra una buona notizia per lo sviluppo tecnologico delle soluzioni amd
ma sono anche curioso di capire come si muoverà amd sul fronte della memoria ram
mi aspetto un "colpo" tipo quello dell'introduzione della ddr, ma questa volta la novità potrebbe anche essere anche più "sostanziosa" tipo qualcosa di specifico per il controller integrato negli A64

ciaobye

[Felix]

Credo che AMD stia mirando proprio a ridurre l'area dedicata alla cache del processore. I vantaggi sono evidenti, allo stato attuale la maggior parte dei transistor della cpu sono impiegati nelle cache.

[Kanon]

Cache L3 per i sempre più esosi dual core?

[Dreadnought]

Non penso, con la latenza dell'MCH bassa la cache di L3 è inutile, magari ampliano la cache L1 e L2, visto che questa tecnologia permette di fare SRAM con meno dei 6 transistor soliti per ogni bit, ma quanti in meno?

[bjt2]

Le SRAM esistono dagli albori sia a 4 che a 6 transistors... Questa tecnologia permette di impacchettarli di più... Se poi le fanno anche a 4 transistor (il minimo per una cella SRAM)... A meno che non siano già a 4 transistors...

[Rubberick]

Beh tra poco processori con cache di l2 e l3 rispettivamente di 8 e 64 MB non sarebbe male, mettiamoci anche l'introduzione dei ram/rom disk e memorie flash a mantenimento statico prolungato e memorie ai nanotubi di carbonio...

Stiamo andando davvero avanti per quello che riguarda gli stream di I/O =)

[Dreadnought]

Originariamente inviato da bjt2

Le SRAM esistono dagli albori sia a 4 che a 6 transistors... Questa tecnologia permette di impacchettarli di più... Se poi le fanno anche a 4 transistor (il minimo per una cella SRAM)... A meno che non siano già a 4 transistors...

Facendo i conti tempo fa con dothan e banias (identico core, doppia cache) veniva giusto con 6T nelle cache (e 9 bit per byte in ECC), cque per verificare:

Banias: 77m transistor
Dothan: 140m transistor

ipotesi 6-transistor per bit di SRAM:
Considerando il 15-20% di overhead in transistor per le cache L2 8way-set associative che è quello + comune viene:

Dothan: 2MB*9 = 18mbit * 6 =108Mtr * 1,20 (overhead) = 129,6 che lascia 11M di transistor per il core.
Banias: 1MB*9 = 9mbit *6 = 54Mtr * 1,20 = 64.8 che lascia 12,6M di transistor per il core.

ipotesi 4-transistor per bit di SRAM:
Dothan: 18mbit * 4 = 72Mtr * 1,20 = 86Mtr che lasciano troppi transistor al core (140-86=54M), il dothan non dovrebbe superare i 15M di transistor per core + L1.
Banias: 9mbit * 4 = 36Mtr *1,20 = 43,2Mtr che da 77-43=34Mtr per il core, che sono completamente diversi dai 54M del risultato di prima.

IMHO sono 6 per bit di SRAM, anche perchè le SRAM bipolari a 4 transistor consumano troppo, le cache nelle cpu in genere consumano pochissimo, quindi la cella più comune è quella a 6 transistor.

Edit: link con i 3 tipi di SRAM http://www.silicon7.com/tech_05.asp

[Zerk]

Pierre Fazan, attualmente Chief Technology Officer, che per primo ha avuto l'idea di sviluppare memoria DRAM a transistor singolo utilizzando wafer silicon-on-insulator.

permette di quintuplicare la densità della memoria embedded SRAM tradizionale e di raddoppiare la densità della memoria embedded DRAM.


Quindi par di capore che ogni singolo bit viene memorizzato da un solo transistor non 4 o 6 come dite voi

[Dreadnought]

ma dai?
questa è appunto la nuova tecnologia!

[DarKilleR]

non è un discorso molto più semplice???

A parità di spazio occupato per la cache supponiamo quella dei San Diego 1 MB, è possibile inserire nello stesso spazio addirittura 5 MB, aumentando anche le prestazioni di accesso???

In oltre chip DRAM e SDRAM con maggiore densità non permetterebbero di produrre banchi di ram sui 4 GB l'uno????

Queste notizie restano interessanti per AMD, che sta covando sotto qualcosa per i futuri A64 a 65 nm, prima l'accordo con i brevetti rambus, poi questi....i tasselli iniziano a combaciare :P

Ricrdatevi poi il fatto che AMD non fa solo Processori, ma circa il 35/40% del fatturato viene dalla divisione memorie di AMD.

[Dreadnought]

C'è da dire che impacchettando così la cahce, inizia a consumare tanto quanto i transistor del core, cque non penso sia un discorso così semplice. Devi farci stare anche le piste di rame, non solo i transistor.

[s0r4]

ma qualche dato sulla latenza e la velocità?

non ho capito bene se questa tecnologia può essere utilizzata anche per realizzare memorie statiche tipo CF

[tuccio]

Correggetemi se sbaglio, ma uella disegnata in questa news è una DRAM a 1 transistor, che quindi si scarica, è più lenta, ha bisogno di refresh e di conseguenza anche di sense amplifiers per non perdere il dato in pochi millisecondi. Se questa ZRAM è quella disegnata non mi sembra proprio una grande invenzione...

[leoneazzurro]

beh, per i consumi non si sa nulla, potrebbero essere molto più bassi che non quelli dei transistor tradizionali (da quello che ho capito di questa tecnologia, NON ci sono transistor tradizionali come nelle celle SRAM e c'è qualche differenza anche con le celle DRAM normali) in quento viene sfruttato un effetto di campo, possibile solo con tecnologie di tipo SOI.

ipotesi 1: cache più grandi (difficile che siano le L1, probabile le L2) a parità di superficie del die, per avere più transistor a disposizione per la logica, sopratutto in ambito multicore (core più complessi e/o maggior numero di core sul die) e/o avere die più piccoli.
ipotesi2: cache L3 per sistemi multicore 2-4-8 cores su singolo die.

[nudo_conlemani_inTasca]

Oh..
sono proprio curioso di vedere i commenti tecnici che si dipaneranno su un bello schema di un transistore in tecnologia MOS, dove si va un po' sul tecnico sul serio e magari le discussioni assumono un certo peso e spessore

(senza spammare tanti commenti poco utili, come succende per la sezione VGA o CPU).

Attendo q.che valutazione tecnica per disquisire sull' argomento..
"Elettronici... unitevi!!!"

Ciao.

[OverCLord]

@tuccio
Mi pare di capire che si sfrutti in qualche modo la capacita' del Gate per mantenere piu' a lungo l'informazione
Lo schema non mi pare innovativo, forse e' una figura che non rispecchia la tecnologia Z-RAM ma una generica tecnologia DRAM

[Gerardo Emanuele Giorgio]

le dram ad un transistore esistono da un bel po e sfruttano le capacità di gate e di linea per memorizzare e leggere le informazioni. A chi interessa il discorso esiste un ottimo libro (che io stesso ho usato) Paolo Spirito - Elettronica Digitale. C'è poca matematica (che spaventa i "non" ingegneri ) e parte quasi da zero.

Cmq le cache si "dovrebbero" fare con le sram a 6 transistori in tecnologia CMOS. Sono veloci e non consumano nulla in fase statica, ma solo in commutazione. Le DRAM hanno peggiori performance in lettura scrittura ma sono piu econome nel quantitativo di transistor da utilizzare. Quasi quasi questa nuova tecnologia me la studio un po.

X OverCLord, lo schema non è quello tradizionale della DRAM ad un transistore. La sense line non c'è.

[leoneazzurro]

Le DRAM "normali" utilizzano un condensatore pilotato da un transistor. Il condensatore occupa più o meno lo spazio di un altro transistor (dato che appunto è realizzato MEDIANTE un transistor ).
Questa è una cella monotransistor, che sembra utilizzare lo strato di isolante proprio dei dispositivi SOI per immagazzinare il dato. Quindi la densità è doppia rispetto ad una DRAM. Per la velocità, bisogna capire come verranno gestiti i refresh, nonchè come viene costruita tutta la logica intorno a questo dispositivo di immagazinamento dati.