[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[mack.gar]

Originariamente inviato da bjt2

Essendo la FPU condivisa e potente almeno il doppio di quella di un SINGOLO K10, si aprono scenari interessanti: ci sono momenti in cui (quando l'altro thread non ha istruzioni FPU, oppure è in idle, oppure tutte le istruzioni FPU stanno aspettando dati dalla memoria) un singolo core ha accesso a tutta la potenza di quella FPU, che, ripeto, è mostruosa. Se avessero fatto lo stesso con le unità INT (8 pipeline condivise alimentate da un unico front end o magari anche due separati) sarebbe stato un completo reverse hyperthreading, ma probabilmente sarebbero bastate anche "solo" 6 pipeline intere... IMHO la ragione per cui lo hanno fatto solo sulla FPU è che era l'unico modo per predisporsi in futuro ad usare gli SP di una GPU integrata al posto o in aggiunta a una vera FPU (magari con apposite istruzioni estese) e non era necessario farlo anche sulle unità INT. E' un lavoraccio fare una cosa del genere.

Ciao, i decoders, la bpu, la logica di controllo, sono insieme la parte che occupa più "real estate" di silicio, mentre le unità intere sono, di per se, piuttosto piccole (vedi il floorplan del k10 per es.). In più aggiungi che il codice intero è mediamente poco parallelizzabile, ecco che avere tante unità intere di esecuzione risulta inutile (se non per ridurre le latenze) al fine di aumentare l'ipc. Probabilmente amd si aspetta che i cluster/core interi non abbiano in media un ipc superiore a 2 (che è comunque tanto!) e quattro decoders sono sufficienti in media per alimentare i 2 core. Probabilmente prima di ogni cluster ci sarà un grosso buffer o addirittura una cache per parcheggiare le istruzioni decodificate (anche speculativamente), che funzica da loop buffer, prob associata a logiche di replay sulle pipes.... così per es. in caso di branch misprediction l'istruzione successiva corretta si troverà, probabilmente, gia all'inizio del cluster senza dover aspettare la cache e i decoders, tagliando via metà della pipe... se pensi che nel k10 la pipe intera è di 12 stadi partendo dagli stadi di fetch mentre la parte di esecuzione vera e propria è di soli 5 stadi... con il nuovo design c'è spazio per allungare di molto le pipe e di avere un design molto tollerante alle latenze alte.

[Pihippo]

Originariamente inviato da mack.gar

Ciao, i decoders, la bpu, la logica di controllo, sono insieme la parte che occupa più "real estate" di silicio, mentre le unità intere sono, di per se, piuttosto piccole (vedi il floorplan del k10 per es.). In più aggiungi che il codice intero è mediamente poco parallelizzabile, ecco che avere tante unità intere di esecuzione risulta inutile (se non per ridurre le latenze) al fine di aumentare l'ipc. Probabilmente amd si aspetta che i cluster/core interi non abbiano in media un ipc superiore a 2 (che è comunque tanto!) e quattro decoders sono sufficienti in media per alimentare i 2 core. Probabilmente prima di ogni cluster ci sarà un grosso buffer o addirittura una cache per parcheggiare le istruzioni decodificate (anche speculativamente), che funzica da loop buffer, prob associata a logiche di replay sulle pipes.... così per es. in caso di branch misprediction l'istruzione successiva corretta si troverà, probabilmente, gia all'inizio del cluster senza dover aspettare la cache e i decoders, tagliando via metà della pipe... se pensi che nel k10 la pipe intera è di 12 stadi partendo dagli stadi di fetch mentre la parte di esecuzione vera e propria è di soli 5 stadi... con il nuovo design c'è spazio per allungare di molto le pipe e di avere un design molto tollerante alle latenze alte.

Ciao
Se fosse l'ipc di 2 in codice integers volerebbero, in quanto in molti codici anche il nehalem non supera 1.2-1.4 per clock (tranne rare eccezzioni)
Comunque alla fine dei conti siccome è molto difficile decodificare 2 istruzioni complete ogni 3 clock http://abinstein.blogspot.com/2007/0...ore-2-and.html (branch nel codice, fasi di decoding vero e proprio e di impaccamento nei vari buffer, a meno che non ho capito una mazza dell'articolo postato, quindi altissimamente probabile) amd secondo me ha pensato bene di fare un front end shared, risparmia silicio, comunque quello che fa la parte da leone sono i vari rob logica OoO registri architetturali, la logica di fowarding network delle pipeline. Tutto questo poichè l'isa x86 fa abbastanza cagar. Almeno ad avviso mio.

[bjt2]

Originariamente inviato da mack.gar

Ciao, i decoders, la bpu, la logica di controllo, sono insieme la parte che occupa più "real estate" di silicio, mentre le unità intere sono, di per se, piuttosto piccole (vedi il floorplan del k10 per es.). In più aggiungi che il codice intero è mediamente poco parallelizzabile, ecco che avere tante unità intere di esecuzione risulta inutile (se non per ridurre le latenze) al fine di aumentare l'ipc. Probabilmente amd si aspetta che i cluster/core interi non abbiano in media un ipc superiore a 2 (che è comunque tanto!) e quattro decoders sono sufficienti in media per alimentare i 2 core. Probabilmente prima di ogni cluster ci sarà un grosso buffer o addirittura una cache per parcheggiare le istruzioni decodificate (anche speculativamente), che funzica da loop buffer, prob associata a logiche di replay sulle pipes.... così per es. in caso di branch misprediction l'istruzione successiva corretta si troverà, probabilmente, gia all'inizio del cluster senza dover aspettare la cache e i decoders, tagliando via metà della pipe... se pensi che nel k10 la pipe intera è di 12 stadi partendo dagli stadi di fetch mentre la parte di esecuzione vera e propria è di soli 5 stadi... con il nuovo design c'è spazio per allungare di molto le pipe e di avere un design molto tollerante alle latenze alte.

Vero quello che dici... Infatti per questo ho detto che basterebbero anche "solo" sei pipeline... Il problema delle 8 pipeline condivise è che il banco di registri (quelli renamed ovviamente) deve avere 8 porte, che vuol dire transistors più grandi, più potenza ecc... E poi si ridurrebbero le chances di spegnere parti di modulo: se un modulo è idle posso spegnere il relativo core intero, con cache L1D, ALU, registri, code e ROB... Con 8 pipeline condivise non si può fare... Converrebbe solo se i thread fossero più di due. Ma a questo punto saremmo a un Hyperthreading pompato... Cosa che AMD non vuole fare.

[jok3r87]

Originariamente inviato da papafoxtrot

Si, per serve si parla di BD a 16 core con design MCM... Se sono davvero 16 unità int, 8 moduli, allora le FPU sono 16 a 128 bit.
Come dicevo nel mio post di ieri però, se così fosse il confronto è forzoso... Nel senso che come AMD farà 8 core per desktop e 16 core per Server, probabilmente anche intel affiancherà agli 8 core desktop dei ... boh... 12 core? per workstation/server. Mia speculazione,... magari poi faranno solo i 10-12 core ma per socket 2011, quello destinato agli XEON MP, come gli attuali 8 core per sistemi a 4 vie...
Sta di fatto che se il confronto è fatto sulle CPU server il settore desktop rimane un discorso aperto: li non ci sono 16 int a 128 (4 a 256 bit) bit vs 8 int a 256... Ci sono 8 int a 128 bit contro 8 int a 256... Che è tuttun'altra storia.

Insomma il ritornello: dove intel mette trhead logici AMD mette core fisici, non torna... O meglio, torna al più in ambito server, ammesso che intel non si spinga oltre gli 8 core in quel settore.
In ambito desktop dove intel mette 8 core e 16 thread amd mette 8 core e 8 thread.

Dopo con questo non voglio dire che sia un problema, magari avranno dei core molto potenti, ma che il ritornello non è corretto.

E' sbagliato allo stesso modo confrontare BD a 8 core con SB a 4 core... Miseria sarebbe comese oggi si dicesse che AMD è a posto, perché gli Athlon II X4 vanno meglio dei core i5 (dual core). Non è un tubo a posto,perché sopra ai core i5 ci sono i core i7. Si, è coperta, ma perché la CPU a 6 core.
Se in futuro avrà CPU a 8 core che combattono con gli intel a 4 core, come contrasterà gli intel a 8 core in ambito desktop? Non ditemi con gli opteron C32 come ho letto prima...



Non ho mica chiesto da cosa è composto un modulo... Lo so benone!

Sta storia l'ho già sentita...

[Snake156]

ciao ragazzi,
manco da una 15ina di gg, quindi volevo chiedervi.....ma ho capito male o bulldozer è in fase di uscita?

[capitan_crasy]

Originariamente inviato da Snake156

ciao ragazzi,
manco da una 15ina di gg, quindi volevo chiedervi.....ma ho capito male o bulldozer è in fase di uscita?

Ciao:
Bulldozer è in TAPEOUT e l'uscita è sempre fissata per il 2011...

[Snake156]

Originariamente inviato da capitan_crasy

Ciao:
Bulldozer è in TAPEOUT e l'uscita è sempre fissata per il 2011...

ah ok, quindi è solo pronto per la produzione in volumi?

[capitan_crasy]

Originariamente inviato da Snake156

ah ok, quindi è solo pronto per la produzione in volumi?

no...
Ora comincia lo sviluppo sul silicio; Tapeout significa che il disegno dell'architettura è da considerarsi definitiva...

[capitan_crasy]

Il sito che riporta la notizia (ati-forum) non è il massimo come attendibilità, quindi da prendere con le dovute cautele...

Notizia di Hwupgradel del 26.07.2010

"In chiusura troviamo anche due indicazioni per processori appartenenti alla famiglia "Zacate", le cui specifiche fanno pensare si tratti di proposte della famiglia Ontario. Queste soluzioni, appartenenti alla famiglia Fusion, verranno proposte in versioni single e dual core, rispettivamente con TDP pari a 18 watt e 25 watt, in abbinamento a grafica integrata DirectX 11 e con package BGA."

Clicca qui...

Nota:
Il TDP descritto dalla notizia è troppo alto per appartenere al mercato dei Netbook; se la notizia fosse confermata "Zacate" sarebbe destinato più al mercato dei Notebook a basso consumo...

[Athlon 64 3000+]

http://news.ati-forum.de/index.php/n...amd-prozesoren

La notizia su Zacate è partita da qua è non so quanto sia attendibile visto il sito che di solito spara anche delle cavolate.

C'è anche un altro rumor su Zacate:

http://news.ati-forum.de/index.php/n...nd-zwei-kernen

[dark.halo]

Originariamente inviato da capitan_crasy

Il sito che riporta la notizia (ati-forum) non è il massimo come attendibilità, quindi da prendere con le dovute cautele...

Notizia di Hwupgradel del 26.07.2010

"In chiusura troviamo anche due indicazioni per processori appartenenti alla famiglia "Zacate", le cui specifiche fanno pensare si tratti di proposte della famiglia Ontario. Queste soluzioni, appartenenti alla famiglia Fusion, verranno proposte in versioni single e dual core, rispettivamente con TDP pari a 18 watt e 25 watt, in abbinamento a grafica integrata DirectX 11 e con package BGA."

Clicca qui...

Capitano escludo che si tratti di Ontario, io penso si tratti della versione per nettop/notebook ulv e forse anche per sistemi mini-itx, il tdp è troppo alto per un netbook.
Voci dicono che dovrebbero avere una frequenza sui 1.8/2.0 ghz contro gli 1.2/1.3 della versione netbook, anche se è troppo presto per dirlo...
attendo con ansia hotchip 22 per maggiori delucidazioni sia su questo zacate sia su bulldozer

[capitan_crasy]

Originariamente inviato da Athlon 64 3000+

http://news.ati-forum.de/index.php/n...amd-prozesoren

La notizia su Zacate è partita da qua è non so quanto sia attendibile visto il sito che di solito spara anche delle cavolate.

C'è anche un altro rumor su Zacate:

http://news.ati-forum.de/index.php/n...nd-zwei-kernen

Infatti ho specificato che si tratta di una notizia con molti dubbi sulla fonte...

[Snake156]

Originariamente inviato da capitan_crasy

no...
Ora comincia lo sviluppo sul silicio; Tapeout significa che il disegno dell'architettura è da considerarsi definitiva...

intendevo dire che il progetto è da completato e quindi sarà quello per la prod in volumi

[capitan_crasy]

Originariamente inviato da dark.halo

Capitano escludo che si tratti di Ontario, io penso si tratti della versione per nettop/notebook ulv e forse anche per sistemi mini-itx, il tdp è troppo alto per un netbook.
Voci dicono che dovrebbero avere una frequenza sui 1.8/2.0 ghz contro gli 1.2/1.3 della versione netbook, anche se è troppo presto per dirlo...
attendo con ansia hotchip 22 per maggiori delucidazioni sia su questo zacate sia su bulldozer

Hai ragione...
Non si tratta di esemplari destinati ai netbook ma a notebook a basso consumo; fermo restando che ATI-Forum non spari vaccate...

[e.greg.io]

amd ha comunicato qualche annuncio per hotchip 22? o comunque qualche news importante?

[capitan_crasy]

Originariamente inviato da e.greg.io

amd ha comunicato qualche annuncio per hotchip 22? o comunque qualche news importante?

Dovrebbe mostrare () nella tua interezza l'architettura Bulldozer...

[dark.halo]

Capitano a titolo di confronto qual'è il tdp della piattaforma nile ??? (in particolare il consumo del chipset).
Come tdp Zacate si andrà a scontrare con l'Intel Atom n510+nvidia ION,cercando di avere maggiori prestazioni a parità di watt consumati/dissipati.
Secondo me è probabile che Ontario sia dotato di clock inferiore e una sezione grafica inferiore (per clock o sp ?) e che si vada a scontrare con Atom D525+igp integrato(13w di tdp),quindi con un tdp massimo pari a 13/15w.

[Spitfire84]

Originariamente inviato da capitan_crasy

Il sito che riporta la notizia (ati-forum) non è il massimo come attendibilità, quindi da prendere con le dovute cautele...

Notizia di Hwupgradel del 26.07.2010

"In chiusura troviamo anche due indicazioni per processori appartenenti alla famiglia "Zacate", le cui specifiche fanno pensare si tratti di proposte della famiglia Ontario. Queste soluzioni, appartenenti alla famiglia Fusion, verranno proposte in versioni single e dual core, rispettivamente con TDP pari a 18 watt e 25 watt, in abbinamento a grafica integrata DirectX 11 e con package BGA."

Clicca qui...

Nota:
Il TDP descritto dalla notizia è troppo alto per appartenere al mercato dei Netbook; se la notizia fosse confermata "Zacate" sarebbe destinato più al mercato dei Notebook a basso consumo...

mmm..18W per una cpu+gpu+memory controller+pci-express(se non sbaglio)..non mi sembrano tanti per un netbook considerando che praticamente dentro tale TDP è incluso quasi tutti i componenti del portatile. Ci si aspettava di meno e mi sono perso qualche passaggio?

[capitan_crasy]

Originariamente inviato da dark.halo

Capitano a titolo di confronto qual'è il tdp della piattaforma nile ??? (in particolare il consumo del chipset).
Come tdp Zacate si andrà a scontrare con l'Intel Atom n510+nvidia ION,cercando di avere maggiori prestazioni a parità di watt consumati/dissipati.
Secondo me è probabile che Ontario sia dotato di clock inferiore e una sezione grafica inferiore (per clock o sp ?) e che si vada a scontrare con Atom D525+igp integrato(13w di tdp),quindi con un tdp massimo pari a 13/15w.

Ecco la slide di della Piattaforma Line (sulla destra):



Secondo me la GPU di Ontario sarà più performante di qualsiasi IGP attualmente in commercio.
In pratica dovrebbe essere (voci non confermate) una GPU evergreen su base "cedar" con 80SP e il test eseguito al Computex 2010 su AvP conferma la bontà delle prestazioni grafiche...

[dark.halo]

Grazie capitano

Una domanda il northbridge e il southbridge della piattaforma nile sono a 55nm ???