[Thread Ufficiale] AMD RYZEN AM5 ZEN4

[paolo.oliva2]

OK, ma tu continui a non capire quello che voglio dire io (o comunque è più facile che sia io che mi spiego male, a dire la verità).

Partiamo da un altro punto.

Premetto che non sono sicuro di come lavora una VGA discreta... perchè non è una cosa che mi interessa in sè, visto che non mi serve una potenza video.

Una VGA discreta come lavora? Ha la sua iGPU da X CU, ha una sua memoria grafica, di solito GDDR6 o GDDR7, i dati arrivano dal collegamento PCI, che può essere PCI3 o 4 o 5, con la CPU, in quanto la VGA non legge dalla DDR5 ma è la CPU che lo fa e passa i dati alla VGA.

Un APU ha la iGPU dentro la CPU e siccome non ha una memoria sua, viene utilizzata la DDR5 di sistema e quindi ha l'inghippo della banda che è quella della DDR5, tra l'altro condivisa con la CPU.

Ora... supponiamo che la iGPU abbia una memoria SUA, all'interno del package CPU, non condivisa con la CPU. Cosa avremmo? Tipo una VGA discreta, in quanto il collegamento tra CPU e discreta è tramite PCI, ma il PCI nasce nella CPU, quindi l'iGPU nella CPU sarebbe collegata alla CPU sempre con PCI5 (tramite l'IOD).

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Il punto è: se StriX Halo è esclusivamente mobile, non ho nulla da dire, cioè le LPDDR5X sono al posto delle DDR5 e quindi lo schema è come dici tu.

Se Strix Halo è anche desktop, cioè montabile su AM5, è ovvio che queste LPDDR5 NON POSSONO essere sulla mobo e quindi sono nel package CPU ed è ovvio che sono per la iGPU perchè la CPU X86 ha le DDR5 della mobo (o al limite una condivisione).

Io non posso dire che ho ragione io perchè il punto che non è certo è se Strix Point Halo X16 + 40CU sia solamente mobile o anche desktop, perchè se è solo mobile, hai ragione tu, se è anche desktop, ho ragione io (l'importante NON è ovviamente chi ha ragione).

Io professionalmente il mondo dei PC l'ho lasciato 20 anni fa, quello che è stato fatto in questi 20 anni, è ovviamente IMPOSSIBILE da realizzare 20 anni fa...
Esempio IBM è riuscita a progettare una L3 che diventa una L3 + L2 modificando dinamicamente le dimensioni L3 ed L2 e compreso latenze e clock, sarebbe 1000 volte più complessa di qualsiasi soluzione, anche fantasiosa, sugli APU.