Hynix ratifica i chip DRAM da 54 nanometri

Hynix ratifica i chip DRAM da 54 nanometri

Hynix ha annunciato di aver ratificato i chip DDR2 da 54 nanometri realizzati tramite le procedure di Intel

di Andrea Bai pubblicata il , alle 09:13 nel canale Memorie
Intel
 

Hynix Semiconductor ha annunciato di aver ratificato i chip di memoria DDR2 Dram da 1Gbit realizzati tramite processo produttivo a 54 nanometri tramite le specifiche e le procedure di Intel

L'impiego di tale processo produttivo consente a Hynix di realizzare un die di dimensioni del 40% inferiori rispetto ai prodotti realizzati a 60 nanometri, con il conseguente contenimento dei costi di produzione. L'architettura dei transistor prevede l'impiego della tecnologia W-DPG (tungsten-dual poly gate) per contenere i problemi di leakage e ridurre il consumo energetico complessivo.

Questo tipo di tecnologia sarà impiegata per la produzione in volumi di chip DDR2 e DDR3 da 1Gb e 2Gb all'inizio della seconda metà del prossimo anno. Secondo quanto dichiarato da Hynix la stessa tecnologia sarà utilizzata anche per la realizzazione di memorie ad uso grafico e per dispositivi mobile.

Secondo Hynix, inoltre, la domanda per questo tipo di prodotti è destinata a crescere in modo piuttosto considerevole nel corso dei prossimi mesi, motivo per il quale la compagnia ha in previsione un ampliamento delle linee produttive che coinvolgono i processi di classe 50 nanometri.

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18 Commenti
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al13523 Novembre 2007, 09:15 #1
eccolo qua. calo prezzi ddr3 imminente (si fa per dire)
giaballante23 Novembre 2007, 09:26 #2
Forse c'è un errore, da 60nm a 54nm mi sembra si risparmi il 20%, non il 40%

reffbbdfanod23 Novembre 2007, 09:51 #3
Originariamente inviato da: giaballante
Forse c'è un errore, da 60nm a 54nm mi sembra si risparmi il 20%, non il 40%


54nm è la dimensione media del gate di un transistor, il 40% è la riduzione del die. Sono cose diverse.
YYD23 Novembre 2007, 10:10 #4
La notizia sembra inesatta.
Il nuovo processo è da 50nm e l'efficienza produttiva è del 50% superiore alla precedente da 60nm grazie all'adozione di una nuova tecnologia di "transistor tridimensionali" e “W-DPG (Dual Poly Gate)”.
Fonte Hynix:
http://www.hynix.com/allnews/eng/pr...mp;SELECT_DATE=
giaballante23 Novembre 2007, 10:21 #5
Originariamente inviato da: wwwwwwwwwwww
54nm è la dimensione media del gate di un transistor, il 40% è la riduzione del die. Sono cose diverse.


Infatti ho detto 20%, altrimenti da 60->54 la riduzione lineare è del 10%

Il trucco sembra stia nel "tridimensionale" che nella news non è riportato.
reffbbdfanod23 Novembre 2007, 10:57 #6
Originariamente inviato da: giaballante
Infatti ho detto 20%, altrimenti da 60->54 la riduzione lineare è del 10%

Oooops

Ma il 20% da dove l'hai preso se non ci sono scritte le dimensioni del die prima e dopo?
m_w returns23 Novembre 2007, 10:58 #7
Speriamo in breve tempo di avere 2*2Gb di DDR3 veloci.
Fx23 Novembre 2007, 11:03 #8
Originariamente inviato da: wwwwwwwwwwww
Oooops

Ma il 20% da dove l'hai preso se non ci sono scritte le dimensioni del die prima e dopo?


le dimensioni del die dipendono dalla tecnologia costruttiva

da 90 a 45 nanometri hai il dimezzamento della dimensione lineare del gate e conseguentemente il dimezzamento della dimensione lineare del die

ovviamente ridurre a metà il lato significa ridurre a un quarto la superficie

ergo, se tu prima hai una tecnologia costruttiva a 60 nm e poi passi a 54, ti basta fare il calcolo:

54^2 / 60^2 = 0.81

un die a 54 nanometri è quindi l'81% di un die a 60 nm, ergo circa il 20% in meno

il fatto che in realtà sia il 40% in meno è testimonianza, come già detto, che sono state adottate altre tecniche oltre alla solita miniaturizzazione dei gate
ilratman23 Novembre 2007, 11:08 #9
Originariamente inviato da: m_w returns
Speriamo in breve tempo di avere 2*2Gb di DDR3 veloci.


Veramente nell'articolo si parla di 2Gb non di 2GB.

Vuol dire che si riusciranno a produrre moduli da 4GB ddr2 e ddr3 molto economici anche se non credo più veloci.
giaballante23 Novembre 2007, 11:16 #10
Originariamente inviato da: Fx
le dimensioni del die dipendono dalla tecnologia costruttiva

da 90 a 45 nanometri hai il dimezzamento della dimensione lineare del gate e conseguentemente il dimezzamento della dimensione lineare del die

ovviamente ridurre a metà il lato significa ridurre a un quarto la superficie

ergo, se tu prima hai una tecnologia costruttiva a 60 nm e poi passi a 54, ti basta fare il calcolo:

54^2 / 60^2 = 0.81

un die a 54 nanometri è quindi l'81% di un die a 60 nm, ergo circa il 20% in meno

il fatto che in realtà sia il 40% in meno è testimonianza, come già detto, che sono state adottate altre tecniche oltre alla solita miniaturizzazione dei gate


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