Intel Core i7 975: ora a 3,33 GHz di clock

[Severnaya]

pensavo fossero prodotti in asia

non c'è nessun problema infatti, tutte le nuovissime cpu escono da li, probabilmente è la fab top di intel che cmq ne ha più o meno in tutto il mondo.

[jrambo92]

il vero problema è che queste cpu diverranno accessibili alla massa quando il loro prezzo sarà inferiore ai 200 euro, cioè quindi quando verranno superate da altre più potenti... è sempre stato così e lo sarà sempre.

[vasch the stampede]

Oltre che per l'articolo puntuale per l'aggiunta del test benchmark x264

[DarthFeder]

Ma che dici?????
QUesto è un Extreme Edition, non costerà MAI meno di 200euro, nemmeno a pregare in ginocchio mamma Intel in persona!
Saremo fortunati se arriverà a 500!

[sniperspa]

Originariamente inviato da gianni1879

il i975 sostituisce i965 allo stesso prezzo
i950 sostituisce i940 allo stesso prezzo


ci si aspettava un i930 come sostituto del i920, se ne discute nei vari forum

Effettivamente non avevo considerato la fascia high-end(che non considero minimamente) ma nella fascia media io non vedo mai cali di prezzi...mah...

[jrambo92]

volevo dire che alla massa interessano cpu inferiori ai 200 euro, non mi riferivo a questo modello di cpu in particolare.

[Pleg]

Originariamente inviato da FMXHONDACR

domanda: che utilità porta mettere sulla cpu della cache L3 rispetto a metterne una pari quantità di L2 su un altro processore?

L1, L2 e L3 si riferiscono a diversi livelli della gerarchia delle cache, non a diverse tecnologie o altro: tutte quelle cache sono SRAM e on-chip (su questi processori, non e' vero in generale).
L'idea generale di avere una cache (cioe' una piccola e veloce memoria vicina al processore) e' che se il programma che gira ha localita' nell'accesso ai dati/istruzioni, cioe' riusa spesso gli stessi dati in istanti di tempi vicini (e quasi tutti i programmi si comportano cosi', altrimenti saremmo messi malissimo!), questi dati vengono caricati nella cache, e agli accessi successivi quei dati verranno dalla cache invece che dalla memoria centrale. Questo ha 3 effetti:
- i dati arrivano molto prima (bassa latenza)
- ne possono arrivare di piu' (banda on-chip maggiore)
- risparmi energia (andare off-chip fino alla RAM e tornare indietro costa parecchio in termini di energia dissipata)

Quindi: facciamo una cache, che chiameremo L1 (primo livello) che maschera alcuni accessi alla RAM.

Ma allora perche' non farne un'altra? Un secondo livello (L2), che ne mascheri ancora di piu'? Cosi' potremmo avere una L1 piccolissima ma velocissima, che ci fornisce in un attimo quei pochi dati piu' usati; una L2 piu' grande ma un po' piu' lenta, che ci fornisce altri dati un po' meno usati in un tempo un po' piu' lungo, ma cmq inferiore alla RAM.

Ma allora perche' non farne un'altra? Un terzo livello (L3), ancora piu' grosso (ma piu' lento) della L2, che .... eccetera

Il problema e' bilanciare tutti questi livelli. Ci sono molti parametri, i cui 2 principali sono:
- latenza: il numero di cicli di clock che la memoria ci mette a rispondere: meno sono meglio e'
- cache hit: la probabilita' di trovare nella cache quello che cerchi, piu' alta meglio e'
(altri fattori sono la set associativita', la dimensione della cache line, il banking, i pattern di accesso, la capacita' di gestire miss-under-miss e hit-under-miss, il protocollo di coerenza...)

Ovviamente, i fattori sono contrastanti: piu' grande fai la cache piu' alzi lo hit rate, ma la cache diventa piu' lenta, eccetera.

Quindi, con piu' livelli su cui giocare, puoi ottimizzarli congiuntamente per ottenere il massimo. Ecco che gli i7 hanno una L1 piccola (32 kB) e direct mapped, per avere il tempo d'accesso minore possibile. La L2 anche e' piccola (solo 256 kB), sempre per avere bassa latenza. E la L3 e' grossa, piu' lenta, per avere un alto hit rate e diminuire al minimo la probabilita' di dover andare fino alla RAM (che e' la cosa peggiore in termini di latenza, banda, e consumo di energia).

Il bilanciamento dei livelli, la loro architettura, eccetera e' roba molto delicata, si fanno anche anni di simulazioni al PC su benchmark specifici per capire come dimensionare il tutto.

Spero di averti dato una vaga idea!

[Pleg]

Originariamente inviato da marchigiano

la L3 è necessaria quando la L2 non è condivisa, se già la L2 è condivisa, la L3 non serve

Non e' vero, i vari livelli lavorano insieme per aumentare le prestazioni generali del sistema.
Quello che e' vero e' che la L1 e' sempre privata, e l'ultimo livello e' praticamente sempre condiviso -- ci sono dei buoni motivi per farli cosi', ma non e' che debba essere cosi' per forza. Il livello di mezzo puo' essere privato o condiviso, ci sono diversi tradeoff.

[marchigiano]

Originariamente inviato da Pleg

Non e' vero, i vari livelli lavorano insieme per aumentare le prestazioni generali del sistema.
Quello che e' vero e' che la L1 e' sempre privata, e l'ultimo livello e' praticamente sempre condiviso -- ci sono dei buoni motivi per farli cosi', ma non e' che debba essere cosi' per forza. Il livello di mezzo puo' essere privato o condiviso, ci sono diversi tradeoff.

riportami una cpu con l2 e l3 condivisa

[nitro89]

Originariamente inviato da Pleg

L1, L2 e L3 si riferiscono a diversi livelli della gerarchia delle cache, non a diverse tecnologie o altro: tutte quelle cache sono SRAM e on-chip (su questi processori, non e' vero in generale).
L'idea generale di avere una cache (cioe' una piccola e veloce memoria vicina al processore) e' che se il programma che gira ha localita' nell'accesso ai dati/istruzioni, cioe' riusa spesso gli stessi dati in istanti di tempi vicini (e quasi tutti i programmi si comportano cosi', altrimenti saremmo messi malissimo!), questi dati vengono caricati nella cache, e agli accessi successivi quei dati verranno dalla cache invece che dalla memoria centrale. Questo ha 3 effetti:
- i dati arrivano molto prima (bassa latenza)
- ne possono arrivare di piu' (banda on-chip maggiore)
- risparmi energia (andare off-chip fino alla RAM e tornare indietro costa parecchio in termini di energia dissipata)

Quindi: facciamo una cache, che chiameremo L1 (primo livello) che maschera alcuni accessi alla RAM.

Ma allora perche' non farne un'altra? Un secondo livello (L2), che ne mascheri ancora di piu'? Cosi' potremmo avere una L1 piccolissima ma velocissima, che ci fornisce in un attimo quei pochi dati piu' usati; una L2 piu' grande ma un po' piu' lenta, che ci fornisce altri dati un po' meno usati in un tempo un po' piu' lungo, ma cmq inferiore alla RAM.

Ma allora perche' non farne un'altra? Un terzo livello (L3), ancora piu' grosso (ma piu' lento) della L2, che .... eccetera

Il problema e' bilanciare tutti questi livelli. Ci sono molti parametri, i cui 2 principali sono:
- latenza: il numero di cicli di clock che la memoria ci mette a rispondere: meno sono meglio e'
- cache hit: la probabilita' di trovare nella cache quello che cerchi, piu' alta meglio e'
(altri fattori sono la set associativita', la dimensione della cache line, il banking, i pattern di accesso, la capacita' di gestire miss-under-miss e hit-under-miss, il protocollo di coerenza...)

Ovviamente, i fattori sono contrastanti: piu' grande fai la cache piu' alzi lo hit rate, ma la cache diventa piu' lenta, eccetera.

Quindi, con piu' livelli su cui giocare, puoi ottimizzarli congiuntamente per ottenere il massimo. Ecco che gli i7 hanno una L1 piccola (32 kB) e direct mapped, per avere il tempo d'accesso minore possibile. La L2 anche e' piccola (solo 256 kB), sempre per avere bassa latenza. E la L3 e' grossa, piu' lenta, per avere un alto hit rate e diminuire al minimo la probabilita' di dover andare fino alla RAM (che e' la cosa peggiore in termini di latenza, banda, e consumo di energia).

Il bilanciamento dei livelli, la loro architettura, eccetera e' roba molto delicata, si fanno anche anni di simulazioni al PC su benchmark specifici per capire come dimensionare il tutto.

Spero di averti dato una vaga idea!

grazie dell'ottima spiegazione

[Xeus32]

Originariamente inviato da Pleg

L1, L2 e L3 si riferiscono a diversi livelli della gerarchia delle cache, non a diverse tecnologie o altro: tutte quelle cache sono SRAM e on-chip (su questi processori, non e' vero in generale).
L'idea generale di avere una cache (cioe' una piccola e veloce memoria vicina al processore) e' che se il programma che gira ha localita' nell'accesso ai dati/istruzioni, cioe' riusa spesso gli stessi dati in istanti di tempi vicini (e quasi tutti i programmi si comportano cosi', altrimenti saremmo messi malissimo!), questi dati vengono caricati nella cache, e agli accessi successivi quei dati verranno dalla cache invece che dalla memoria centrale. Questo ha 3 effetti:
- i dati arrivano molto prima (bassa latenza)
- ne possono arrivare di piu' (banda on-chip maggiore)
- risparmi energia (andare off-chip fino alla RAM e tornare indietro costa parecchio in termini di energia dissipata)

Quindi: facciamo una cache, che chiameremo L1 (primo livello) che maschera alcuni accessi alla RAM.

Ma allora perche' non farne un'altra? Un secondo livello (L2), che ne mascheri ancora di piu'? Cosi' potremmo avere una L1 piccolissima ma velocissima, che ci fornisce in un attimo quei pochi dati piu' usati; una L2 piu' grande ma un po' piu' lenta, che ci fornisce altri dati un po' meno usati in un tempo un po' piu' lungo, ma cmq inferiore alla RAM.

Ma allora perche' non farne un'altra? Un terzo livello (L3), ancora piu' grosso (ma piu' lento) della L2, che .... eccetera

Il problema e' bilanciare tutti questi livelli. Ci sono molti parametri, i cui 2 principali sono:
- latenza: il numero di cicli di clock che la memoria ci mette a rispondere: meno sono meglio e'
- cache hit: la probabilita' di trovare nella cache quello che cerchi, piu' alta meglio e'
(altri fattori sono la set associativita', la dimensione della cache line, il banking, i pattern di accesso, la capacita' di gestire miss-under-miss e hit-under-miss, il protocollo di coerenza...)

Ovviamente, i fattori sono contrastanti: piu' grande fai la cache piu' alzi lo hit rate, ma la cache diventa piu' lenta, eccetera.

Quindi, con piu' livelli su cui giocare, puoi ottimizzarli congiuntamente per ottenere il massimo. Ecco che gli i7 hanno una L1 piccola (32 kB) e direct mapped, per avere il tempo d'accesso minore possibile. La L2 anche e' piccola (solo 256 kB), sempre per avere bassa latenza. E la L3 e' grossa, piu' lenta, per avere un alto hit rate e diminuire al minimo la probabilita' di dover andare fino alla RAM (che e' la cosa peggiore in termini di latenza, banda, e consumo di energia).

Il bilanciamento dei livelli, la loro architettura, eccetera e' roba molto delicata, si fanno anche anni di simulazioni al PC su benchmark specifici per capire come dimensionare il tutto.

Spero di averti dato una vaga idea!

Non sarei riuscito ad esprimere così bene questo concetto.
Ma ti sei dimenticato di dire una cosa fondamentale.
Le attuali cpu si stanno muovendo verso il multi core.
Sincronizzare la cache ha un costo notevole. Sincronizzare la cache di primo livello porterebbe a latenze troppo elevate.
Come si è visto storicamente, sincronizzare due core tramite cache L2 è ottimale ma al crescere dei core la frequenza di accesso sarebbe troppo grane per non impattare troppo negativamente sulle prestazioni e per questo motivo si è aggiunta la cache di terzo livello.
Altrimenti non si può spiegare perchè gli i7, i5 e phenom hanno introdotto la cache di terzo livello che non era necessaria con i dual core. ( faccio notare che i core 2 quad, sono due chip affiancati nello stesso package e quindi sono costruttivamente dual core).
Come si è visto dal Phenom 1, la corretta sincronizzazione della cache è molto importante e può impattare molto molto negativamente sulle prestazioni della cpu!

[Pleg]

Originariamente inviato da Xeus32

Le attuali cpu si stanno muovendo verso il multi core.
Sincronizzare la cache ha un costo notevole. Sincronizzare la cache di primo livello porterebbe a latenze troppo elevate.
Come si è visto storicamente, sincronizzare due core tramite cache L2 è ottimale ma al crescere dei core la frequenza di accesso sarebbe troppo grane per non impattare troppo negativamente sulle prestazioni e per questo motivo si è aggiunta la cache di terzo livello.

Esatto, avevo sbrigativamente condensato tutto cio' dicendo "puoi ottimizzare i vari livelli congiuntamente". Naturalmente, quando aggiungi la sincronizzazione delle cache tutto diventa piu' difficile, soprattutto perche' programmi diversi hanno necessita' molto diverse (alcuni potrebbero vivere benissimo con cache private perche' non comunicano molto, altri hanno grosse necessita' di intercomunicazione e la sincronizzazione, come dici, diventa un collo di bottiglia; per contro, cache condivise possono andare incontro a "trashing" tra un processo e l'altro, eccetera...)

[sgru]

..da più di 1 anno e mezzo non vedo chissà che miglioramenti rispetto a un Q6600 @ 3.6 e non vedo necessità di cambiare un intero sistema per passare a questi i7

[Pagliatek]

Solo un'alto modo per farci cagare euri, solo l'anno scorso ho speso una cifretta niente male per un bel Q6600 ( già allora chiedendomi de il mio dual core nn mi bastasse... ) e tutti i componenti di contorno di alti livelli, stando a test e controtest sembra che il mio pc sia da buttare... l'otimismo vola, alla faccia della crisi, e noi coglioni che gli andiamo dietro.... portafogli permettendo.

[FMXHONDACR]

Grazie Pleg e grazie Xeus32 !

mi mancava questo dato in particolare:

Come si è visto storicamente, sincronizzare due core tramite cache L2 è ottimale ma al crescere dei core la frequenza di accesso sarebbe troppo grane per non impattare troppo negativamente sulle prestazioni e per questo motivo si è aggiunta la cache di terzo livello.
Altrimenti non si può spiegare perchè gli i7, i5 e phenom hanno introdotto la cache di terzo livello che non era necessaria con i dual core.

non riuscivo proprio a capire perchè questi i7 usano cache L3 di pari quantità rispetto alla cache L2 di molti dei core2duo (in alcuni casi inferiore a molti core2duo) e mi chiedevo perchè si fossero limitati in questo senso.

[goldorak]

Originariamente inviato da Pagliatek

Solo un'alto modo per farci cagare euri, solo l'anno scorso ho speso una cifretta niente male per un bel Q6600 ( già allora chiedendomi de il mio dual core nn mi bastasse... ) e tutti i componenti di contorno di alti livelli, stando a test e controtest sembra che il mio pc sia da buttare... l'otimismo vola, alla faccia della crisi, e noi coglioni che gli andiamo dietro.... portafogli permettendo.

Ce' qualche software che mette talmente in crisi il tuo Q6600 da non essere piu' al passo coi tempi ?
E non mi dire che fai girare un database da 1 TB su SQL Server a casa tua.
Ah quando il marketing vi tiene per le @@.

[Paolo Corsini]

Originariamente inviato da Severnaya

Costa Rica???

Perché c'è scritto Costa Rica sulla CPU???

Perché il package del processore viene assemblato in una fabbrica in Costa Rica.
Attenzione: il package, non il die: questo è costruito in una delle fabbriche a 45 nanometri di Intel.
Se prendete un processore Phenom di AMD sul package trovate scritto

Diffused in Germany
Made in Malaysia

Il die è costruito in Germania, a Dresda, ma il packaging è completato in una fabbrica in Malesia.

[goldorak]

Originariamente inviato da Paolo Corsini

Perché il package del processore viene assemblato in una fabbrica in Costa Rica.
Attenzione: il package, non il die: questo è costruito in una delle fabbriche a 45 nanometri di Intel.
Se prendete un processore Phenom di AMD sul package trovate scritto

Diffused in Germany
Made in Malaysia

Il die è costruito in Germania, a Dresda, ma il packaging è completato in una fabbrica in Malesia.

Chiedo da profano, non e' piu' semplice costruire il die ed il package nella stesa fabbrica, invece di creare il die da una parte e poi spedirlo dall'altra parte del mondo per il packaging ?

[Severnaya]

Un grazie enorme a Paolo Corsini, una risposta da lui nn me la sarei mai aspettata


Nn mi aspettavo che i die e il packaging fossero assemblati a così grande distanza, più che altro per una questione di costi di trasporto, evidentemente nn è così

per la mia mente limitata, misteri dell'economia!!!