Le nuove cpu server Xeon MP e DP
Ad inizio 2006 Intel lancerà nuove architetture per le proprie soluzioni server Xeon,
sia modelli DP (Dual Processor) che MP (Multi Processor). Lo schema ne sintetizza le
principali caratteristiche tecniche: per entrambe le cpu avremo architetture Dual Core,
con processo produttivo a 0.065 micron in abbinamento alle piattaforme Lindenhurst per
sistemi DP e Truland per quelli MP.
Pat Gelsinger ha eseguito un interessante demo per mostrare i benefici delle nuove
architetture DP e MP con architettura Dual Core, rispetto alla soluzione Xeon DP
attualmente in commercio. L'applicazione utilizzata è un software di simulazione del
rischio finanziario di un portafoglio, calcolo particolarmente complesso che può
richiedere ore di tempo di calcolo in presenza di portafogli finanziari particolarmente
complessi.
Irwindale DP: si tratta dell'attuale generazione di processori Xeon DP in commercio. Il
tempo di elaborazione è stato pari a 51,06 secondi, con 2 processori ciascuno dotato di 2
core logici via tecnologia HyperThreading.
Paxville DP è il nome in codice della prossima generazione di processori Xeon DP
attesa ad inizio 2006; gli 8 core disponibili sono ottenuti con 2 processori fisici,
ciascuno con architettura Dual Core dotato d supporto alla tecnologia HyperThreading, per
un totate di 4 Core fisici e 4 Core logici. Il tempo necessario per completare
l'elaborazione è stato pari a 41,22 secondi.
L'ultima cpu è Paxville MP, architettura Dual Core per sistemi Xeon MP.
Nel demo è stato utilizzato un sistema con 4 processori fisici, ciascuno con architettura
Dual Core e supporto alla tecnologia HyperThreading; ne risulta un totate di 16 COre, 8
fisici e 8 logici. Il tempo di elaborazione in questo caso è stato pari a 26,14 secondi.
Tulsa è la prossima generazione di processori Xeon MP, attesa al debutto dopo Paxville
MP e basata anch'essa sulla piattaforma Truland. La particolarità di questo processore è
data dalla presenza di una cache di terzo livello integrata e condivisa tra i due Core
fisici integrati nel Core, in quantitativo di ben 16 Mbytes. Ogni Core integra una propria
cache L2 indipendente da 1 Mbyte.
Il debutto di questa architettura è previsto per la seconda metà del 2006, in
concomitanza con la prossima generazione di processori mobile, desktop e server basati
sulla nuova architettura annunciata da Intel nella prima giornata dell'IDF.
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