PCI Express 6.0 ultimato: bandwidth raddoppiata rispetto al PCI Express 5.0

Il PCI Express 6.0 è tecnicamente pronto. Il PCI Special Interest Group (PCI-SIG) ha rilasciato la versione 1.0 della specifica ai suoi membri. Anche questa versione dell'interfaccia raddoppia il data rate per singola linea, portandolo a 16 GB/s bidirezionali per singola linea (x1) e a 256 GB/s bidirezionali nella massima espressione composta da 16 linee (x16).

Completato lo sviluppo, il consorzio ritiene che i primi prodotti compatibili (nel settore server) arriveranno sul mercato entro 12-18 mesi. Come per le versioni precedenti, anche la 6.0 garantirà la retrocompatibilità con le generazioni che l'hanno preceduto e questo significa quindi che il connettore non cambierà.

Lo sviluppo del PCI Express 6.0 è stato avviato nel 2019, quindi il consorzio ha mantenuto la promessa di mettere a punto una nuova versione dello standard ogni tre anni circa per soddisfare la sete di bandwidth dell'industria hi-tech, in particolare quella del settore server.

Come sempre, la nuova versione arriverà anche nel settore consumer, sebbene oggi non sia dato sapere quando: Intel e AMD sono attualmente concentrate sul PCI Express 5.0, sia in ambito server che client, per il momento non hanno parlato del PCI Express 6.0, ma sarà la loro adozione a farne da volano.

Al fine di raddoppiare la bandwidth, il PCI-SIG ha adottato una nuova tecnologia di signaling, passando dalla precedente Non-Return-to-Zero (NRZ) alla nuova Pulse-Amplitude Modulation 4 (PAM4). PAM4, ossia la modulazione dell'ampiezza dell'impulso a quattro livelli, è una soluzione peraltro scelta da Micron anche per le memorie GDDR6X delle schede GeForce RTX 3000.

Mentre NRZ si basa su una codifica tradizionale su due livelli (0 oppure 1), PAM4 adotta quattro livelli di segnali a due bit (00, 01, 10, 11) per trasportare il doppio dei dati senza dover raddoppiare la bandwidth trasmissiva (e di conseguenza la frequenza operativa). Affinché ciò sia possibile, il PCI-SIG ha dovuto implementare per la prima volta un meccanismo chiamato Forward Error Correction (FEC) per garantire l'integrità del segnale, oltre a un'altra soluzione chiamata Cyclic Redundancy Check (CRC).

Un'ulteriore novità oltre a PAM4 e FEC prende il nome di FLow control unIT (FLIT), un metodo di codifica a livello logico per suddividere i dati in pacchetti di dimensione fissa funzionali all'implementazione di FEC e altri metodi di correzione degli errori che richiedono pacchetti di una dimensione certa. Secondo il PCI-SIG, FLIT è una delle parti più importanti della specifica, in quanto è l'elemento chiave per consentire un funzionamento a bassa latenza del PCIe con FEC, oltre a garantire un overhead contenuto.