HP sfida la legge di Moore, superandola

HP sfida la legge di Moore, superandola

La tecnologia FPNI, evoluzione di quella FPGA, permetterà di raggiungere nuovi livelli di complessità nella costruzione dei chip

di pubblicata il , alle 14:26 nel canale Processori
HP
 

I ricercatori dei laboratori HP hanno creato una nuova architettura di interconnessione programmabile nanowire, indicata con la sigla FPNI (field programmable nanowire interconnect), una variazione della tecnologia FPGA che potrebbe andare oltre la ben nota la legge del Moore. Sulla carta questa tecnologia permetterebbe, infatti, di integrare un numero superiore di transistor sino a 8 volte rispetto a quanto attualmente disponibili con chip FPGA standard costruiti con tecnologia a 45 nanometri.

Stan Williams, Senior Fellow e director in HP , ha dichiarato in questo comunicato stampa:

As conventional chip electronics continue to shrink, Moore’s Law is on a collision course with the laws of physics. Excessive heating and defective device operation arise at the nanoscale. What we’ve been able to do is combine conventional CMOS technology with nanoscale switching devices in a hybrid circuit to increase effective transistor density, reduce power dissipation, and dramatically improve tolerance to defective devices.”

Gli attuali circuiti integrati di tipo FPGA utilizzano dall'80 al 90% del loro CMOS per il routing del segnale, lasciando una parte relativamente piccola per transistor utilizzati per processare la logica. Con il nuovo approccio FPNI, tutti i funzionamenti di logica saranno realizzati nel CMOS (complementary metal oxide silicon) mentre la maggior parte del routing del segnale avverrà in una struttura nanoscale crossbar switch che sarà posizionata in cima al CMOS.

Il crossbar è collegato al CMOS usando la tecnologia sviluppata da Dmitri Strukov e da Konstantin Likharev dell'università Stony Brook University di New York. Il nuovo metodo FPNI vanta benefici numerosi compresa la possibilità di integrare un numero molto più elevato di transistor, bilanciando il tutto con un consumo più basso.

La prima implementazione della nuova tecnologia, che utilizza collegamenti crossbar da 15 nanometri combinati a chip CMOS da 45 nanometri, con un approccio molto conservativo per il chip, dovrebbe vantare un livello di complessità tale da essere equiparabile ad un salto di tre generazioni della International Technology Roadmap for Silicon, senza per questo dover richiedere una diminuzione del processo produttivo utilizzato per la costruzione dei transistor.

Questo implica che utilizzando l'architettura FPNI con crossbar a 15 nanometri su un chip costruito con tecnologia a 45 nanometri permetterebbe, a parità di dimensioni, di integrare sino a 8 volte il numero di transistor utilizzabile senza questa tecnologia. I ricercatori ritengono che tale tecnologia potrà venire attivamente utilizzata a partire dal 2010.

Un modello basato su architettura crossbar da 4,5 nanometri, con chip CMOS da 45 nanometri, è già stato presentato. Un approccio di questo tipo, atteso al debutto non prima del 2020, permetterebbe di integrare lo stesso numero di transistor di quanto oggi accessibile con tecnologia a 45 nanometri, utilizzando però un'area pari a solo il 4% di quella occupata oggi con le tecnologie a disposizione.

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33 Commenti
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bonzuccio17 Gennaio 2007, 14:33 #1
Sbaglio o questa è una notizia mostruosa?!
Roba da far impallidire le road map intel e amd messe assieme
Octane17 Gennaio 2007, 14:33 #2
mmm dei concorrenti per Xilinx
SoleNeve17 Gennaio 2007, 14:33 #3
Mi chiedo se questo "Un modello basato su architettura crossbar da 4,5 nanometri, con chip CMOS da 45 nanometri, è già stato presentato. Un approccio di questo tipo, atteso al debutto non prima del 2020," è soltanto a causa del mero denaro...
Kayne17 Gennaio 2007, 14:35 #4
certo che fa impressione vedere una distanza di 13 anni dalla presentazione di un prototipo funzionante (se ho capito bene) alla sua messa in produzione
Octane17 Gennaio 2007, 14:36 #5
Originariamente inviato da: bonzuccio
Sbaglio o questa è una notizia mostruosa?!
Roba da far impallidire le road map intel e amd messe assieme

forse, anche se non credo che siano interessate cosi' tanto al settore delle logiche programmabili..
Special17 Gennaio 2007, 14:36 #6
Mah... considerando che per ragioni puramente commerciali non faranno mai un salto troppo grosso da una generazione all'altra, per noi utenti cambierà praticamente nulla, in proporzione la velocità di crescita dei processori sarà la stessa di oggi, solo che loro adesso sanno come faranno un domani a farli più potenti ed a costi minori...
Insomma per noi non credo che ci saranno differenze...
lele98017 Gennaio 2007, 14:39 #7
15 nanometri???????

ma mi son perso qualcosa o sbaglio a dire che sapevo del limite fisico fissato a 22 nanometri e oltre non si puo' scendere
Octane17 Gennaio 2007, 14:43 #8
Originariamente inviato da: lele980
15 nanometri???????

ma mi son perso qualcosa o sbaglio a dire che sapevo del limite fisico fissato a 22 nanometri e oltre non si puo' scendere

da quello che ho capito i 15 nanometri sono riferiti alle interconnessioni metalliche, non alla lunghezza del gate (con la quale si misura solitamente un processo produttivo es: 65 , 45 o 32 nm)
minchiele17 Gennaio 2007, 14:43 #9
Potrebbero non essere solo motivazioni commerciali.
Se ad esempio la struttura a 15 nanometri é ottenuta tramite litografia, la risoluzione della litografia ottica (usata a livello industriale) non é sufficiente e probabilmente hanno usato litografia elettronica (usata solo nei centri di ricerca per raggiungere alte risoluzioni).
Ivanooe17 Gennaio 2007, 14:54 #10

Oppure...

Originariamente inviato da: Octane
mmm dei concorrenti per Xilinx

O anche per Altera....

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