AMD Zen 4 sfida Zen 3: IPC +8-10%, prestazioni globali +35% e migliore efficienza energetica

[k0nt3]

Originariamente inviato da calabar

Mi sembra piuttosto che ci si confonda tra microarchitettura (es: Zen) e affinamenti della microarchitettura (es: Zen2). Per Architettura in genere si intende la ISA, in questo caso x86-64.

Zen2 sarà anche un affinamento, ma Zen3 no, così come Zen5 sarà una nuova microarchitettura. Non significa però che l'"architettura" Zen in generale sia arrivata al capolinea.
Ho usato le virgolette appositamente perchè con "architettura" si possono intendere tante cose, tra cui l'ISA come giustamente fai notare, ma chiaramente non è questo quello che intende CrapaDiLegno.
Se vai a leggere quello che ha scritto nell'altro thread, si riferisce al fatto di usare la "colla" (aka Infinity Fabric) per collegare i vari chiplet tra loro, che secondo lui non ha futuro e non è una strada percorribile per le APU.

[calabar]

@k0nt3
Il confine tra microarchitettura e revisione è molto labile, nessuna microarchitettura nasce da zero e in fin dei conti si parla dell'una o dell'altra in base all'entità del cambiamento o, spesso, semplicemente per ragioni di marketing.
Per come la vedo io ha senso parlare di nuova microarchitettura nel caso dei grandi salti (per esempio netburst -> core o bulldozer -> zen) e considerare revisioni le altre, più o meno profonde.

Riguardo al "colla vs lego" di Crapadilegno, entrambe sono soluzioni valide, quella Intel sembra più avanzata ma non è strano, è arrivata dopo. Se così fosse non dubito che AMD (o, meglio, TSMC) si metterà al passo, se dovesse valerne la pena, dato che non sempre usare la soluzione più avanzata paga a causa di consti, rese produttive o eventuali svantaggi.

[k0nt3]

Originariamente inviato da calabar

@k0nt3
Il confine tra microarchitettura e revisione è molto labile, nessuna microarchitettura nasce da zero e in fin dei conti si parla dell'una o dell'altra in base all'entità del cambiamento o, spesso, semplicemente per ragioni di marketing.
Per come la vedo io ha senso parlare di nuova microarchitettura nel caso dei grandi salti (per esempio netburst -> core o bulldozer -> zen) e considerare revisioni le altre, più o meno profonde.

Riguardo al "colla vs lego" di Crapadilegno, entrambe sono soluzioni valide, quella Intel sembra più avanzata ma non è strano, è arrivata dopo. Se così fosse non dubito che AMD (o, meglio, TSMC) si metterà al passo, se dovesse valerne la pena, dato che non sempre usare la soluzione più avanzata paga a causa di consti, rese produttive o eventuali svantaggi.

Se però non ci si mette d'accordo sui termini è difficile avere una discussione sensata. Con Zen3 gli ingegneri AMD parlano di una riprogettazione completa della microarchitettura Zen ("a ground-up redesign of the legendary "Zen” family"), e se non è una nuova microarchitettura questa cosa lo è?
Altrimenti nemmeno Core era una nuova microarchitettura, dato che non è altro che un "affinamento" del Pentium M (che a sua volta era un affinamento del Pentium Pro).
Dalle parole usate nelle slide per Zen5 mi aspetto cambiamenti della portata di Zen3.
Riguardo Infinity Fabric non c'è dubbio che evolverà insieme alla microarchitettura, infatti siamo già alla versione 3.0.
Ma ripeto, da qui a dire che siamo arrivati al capolinea ne passa.

[ionet]

Originariamente inviato da LMCH

Non ne sarei così sicuro.

I nuovi P-Core di Raptor Lake saranno un miglioramento rispetto a quelli precedenti ma non mi aspetto qualcosa di eccezionale.
Poi c'è da considerare che sebbene gli E-core raddoppino nella configurazione massima, il loro IPC rimane più basso rispetto ai P-Core e si fanno sentire solo in casi in cui o c'è poco da fare oppure servono tutti i thread disponibili.

Questo significa che Raptor Lake sarà migliore di Meteor Lake analogamente a come Zen4 sarà migliore di Zen3, ma non mi aspetto cambiamenti sconvolgenti da nessuno dei due nuovi arrivati.

.

non li demonizzerei cosi' tanto gli E-core, li hanno raddoppiati, amd invece ferma da zen2 al 16c/32t anche con zen4
e' che ci si ostina a confrontarli solamente con gli P-core, ma che succede se invece li si confronta con i core fittizi dati dall'smt?
cioe' veramente un 8 P-core reali piu' 8 fittizi, e' superiore a 16 e-core

sicuramente in una macchina ad uso generale meglio i p-core, pochi ma buoni
ma in caso di sw parallelizzabile, piu' core "veri" ci sono meglio e'

[maxsin72]

Originariamente inviato da calabar

In realtà non è proprio vero, il processo produttivo può influire direttamente (in genere per riduzione delle latenze interne) o indirettamente (riducendo le dimensioni posso aumentare la cache).
In questo caso suppongo che l'aumento di IPC sia un insieme di affinamenti architetturali, maggiore cache e forse qualche piccolo vantaggio diretto del processo produttivo, ognuno con piccoli numeri variabili a seconda dell'applicazione.

In effetti non ho considerato le riduzioni delle latenze possibili grazie al nuovo PP ma, se leggo bene, anche tu parli di piccolo vantaggio. Relativamente alla maggiore cache, credo che gli effetti si siano visti bene sul 5800X3D: ad esempio nei giochi e nei software di compressione/decompressione dei files si sono visti notevoli benefici, in molti altri ambiti l'IPC è rimasto lo stesso del 5800X liscio.

[Piedone1113]

Originariamente inviato da calabar

In realtà non è proprio vero, il processo produttivo può influire direttamente (in genere per riduzione delle latenze interne) o indirettamente (riducendo le dimensioni posso aumentare la cache).
In questo caso suppongo che l'aumento di IPC sia un insieme di affinamenti architetturali, maggiore cache e forse qualche piccolo vantaggio diretto del processo produttivo, ognuno con piccoli numeri variabili a seconda dell'applicazione.

In questo caso le latenze interne hanno subito nessun stravolgimento ( mi sembra di capire che l'aumento prestazionale sia molto variabile in base al software)
Un aumento delle frequenze così corposo ( rispetto alla vecchia generazione) impone l'adozione di timing rilassati, circuiti di calcolo più lunghi ed un controllo dei voltaggi interni davvero micrometrico.
Sappiamo benissimo tutti che è meglio una cpu con ipc 50 che gira a 4 ghz, piuttosto che ipc 80 che gira a 2 ghz.
In fondo il tallone d'achille di zen è stata sempre la frequenza massima molto conservativa. non dovuto esclusivamente al pp, ma anche al rapporto max ipc impostato su una frequenza più conservativa ( non è vero che una cpu ha lo stesso ipc a 4 ghz piuttosto che a 1 anche se le differenze non sono trascendentali).
Ha fatto bene AMD a preferire le frequenze all'ipc:
secondo la mia opinione si, un ipc aumentato del 10% permetterà di impacchettare più core in cpu di classe Epic senza far esplodere i consumi grazie a frequenze meno tirate rispetto al limite della microarchitettura.

[nickname88]

Originariamente inviato da k0nt3

Ahah addirittura? Io mi aspettavo +10% di IPC e qui dicono 8-10%, quindi sono ancora speranzoso per il +10%. Ma anche se fosse 8-9% bisogna vedere quale sarà il balzo in termini di frequenze, perchè dell'IPC non ce ne facciamo niente alla fine, quello che conta è il miglioramento di prestazioni in ST e MT. Dubito fortemente che con +8-10% di IPC e le frequenze che hanno fatto vedere il miglioramento in ST sarà del 15%, infatti ti ricordo che ">15%", non significa "circa 15%".

Forse qualcuno deve togliervi le bende dagli occhi e farvi notare che questo NON è Zen3+, ma bensì è Zen4 !!!
Il boost prestazionale si aspettava molto corposo, un po' come fra Zen1 e Zen2 ovviamente.

[jappilas]

Originariamente inviato da Piedone1113

In fondo il tallone d'achille di zen è stata sempre la frequenza massima molto conservativa. non dovuto esclusivamente al pp,

la frequenza massima a cui una rete logica può essere fatta funzionare è l' inverso del minimo tempo di propagazione ottenibile (che dipende dalla sua complessità strutturale e dalla fisica del singolo transistor, indotta dalla tecnologia produttiva) - motivo per cui per salire di frequenza tipicamente si lavora sulla struttura della pipeline aumentando il numero degli stadi in modo che il singolo stadio sia via via più semplice
ora, tra le varie revisioni dell' architettura ZEN la struttura verticale della pipeline non ha subito variazioni di rilievo, per cui la frequenza del boost clock è quella per motivi sia strutturali (i processori vengono contrassegnati da una frequenza nominale e di picco in effetti prossima al limite tecnico, che tanto nella pratica non verrebbe superato causa il sopraggiungere di altri problemi) sia di processo produttivo (che se sulle serie recenti è N5 o N7P che apportano miglioramenti dell' ordine del +10% in frequenza/densità a pari tdp rispetto al precedente, i modelli precedenti erano realizzati su un processo bulk orientato a dispositivi di frequenza non elevatissima)..

ma anche al rapporto max ipc impostato su una frequenza più conservativa ( non è vero che una cpu ha lo stesso ipc a 4 ghz piuttosto che a 1 anche se le differenze non sono trascendentali).

l' Instructions Per Clock è il valore medio di istruzioni per ciclo di clock che dipende dalla progettazione della microarchitettura, dal livello di parallelismo interno(numero di ALU, ampiezza degli stadi di decodifica e dispatch..) e di efficienza (percentuale dei cicli macchina in cui si riesce a tenere quelle alu completamente impegnate con un flusso costante di operazioni da eseguire - cosa che a sua volta dipende dall' efficienza delle cache, dei meccanismi di predizione, dalle latenze necessarie per recuperare dati non in cache ecc) di questa
e d' altra parte in quanto valore medio, l' ipc terrà conto del fatto che in determinati istanti nell' esecuzione di un certo pattern di istruzioni, le alu siano tutte impegnate e in altri no, nonostante l' SMT..
quindi sì uno stesso processore avrà lo stesso IPC ad ogni frequenza (che moltiplicato per la frequenza dà il valore delle istruzioni eseguite in un secondo in quel momento - il quale sì varia)

Ha fatto bene AMD a preferire le frequenze all'ipc:
secondo la mia opinione si, un ipc aumentato del 10% permetterà di impacchettare più core in cpu di classe Epic senza far esplodere i consumi grazie a frequenze meno tirate rispetto al limite della microarchitettura.

un ipc aumentato del 10% permette di aumentare leggermente le prestazioni generali a parità di core, non permette di aumentare i core su Epyc / Threadrypper (per farlo necessita un maggior numero di CCD integrare i quali comporta la riprogettazione dell' IOD e del substrato - complesso)

[RaZoR93]

Originariamente inviato da nickname88

Forse qualcuno deve togliervi le bende dagli occhi e farvi notare che questo NON è Zen3+, ma bensì è Zen4 !!!
Il boost prestazionale si aspettava molto corposo, un po' come fra Zen1 e Zen2 ovviamente.

Un 3800X è circa il 36% più performante di un 1800X su cinebench. AMD dichiara un >35% di performance in MT su Cibenech per Zen 4 vs Zen 3.
Il salto di performance è del tutto analogo, anche se concentrato principalmente sul MT.

[calabar]

Originariamente inviato da k0nt3;

Con Zen3 gli ingegneri AMD parlano di una riprogettazione completa della microarchitettura Zen ("a ground-up redesign of the legendary "Zen” family", e se non è una nuova microarchitettura questa cosa lo è?
[...] Dalle parole usate nelle slide per Zen5 mi aspetto cambiamenti della portata di Zen3.

Secondo me siamo in entrambi i casi nell'ambito della "revisione" dell'architettura, di tipo profondo.
Ma, ripeto, il confine è labile e spesso legato al marketing.

Originariamente inviato da Piedone1113;

Sappiamo benissimo tutti che è meglio una cpu con ipc 50 che gira a 4 ghz, piuttosto che ipc 80 che gira a 2 ghz.

A parità di efficienza, naturalmente.
Altrimenti il fallimento in stile netburst è dietro l'angolo
Presumibilmente l'aumento di frequenza è stato sfruttato perchè il processo produttivo lo permetteva, altrimenti sarebbero stati dolori.

Comunque quelli che ho fatto sopra erano esempi, non ho idea quali siano le peculiarità di Zen4, e probabilmente nessuno ancora le conosce.

Originariamente inviato da ionet;

cioe' veramente un 8 P-core reali piu' 8 fittizi, e' superiore a 16 e-core

Con SMT hai (nel caso di un octa core) 8 core fisici che vengono visti come 16 core virtuali. Non ci sono 8 core "veri" + 8 core "finti", ma solo 16 core "finti" (virtuali, appunto) che possono avere capacità variabili a seconda di quali risorse del core vero che sta al di sotto hanno a disposizione.
Su carichi ripartiti è possibile che due e-core si comportino bene rispetto ad una coppia di core virtuali, ma quando hai bisogno di prestazioni di picco su un singolo core la soluzione SMT prevale.
Ricorda che SMT nasce per sfruttare meglio le risorse dei core ad alte prestazioni, dato che molte di queste rimanevano inutilizzate dal task principale.
Gli e-core sono più piccoli non certo perché non hanno SMT (che in un core complesso non pesa in modo incisivo), ma perchè sono core più semplici la cui filosofia di sviluppo è mantenere un buon IPC riducendo le caratteristiche più costose in termini di silicio.

[Piedone1113]

Originariamente inviato da jappilas

la frequenza massima a cui una rete logica può essere fatta funzionare è l' inverso del minimo tempo di propagazione ottenibile (che dipende dalla sua complessità strutturale e dalla fisica del singolo transistor, indotta dalla tecnologia produttiva) - motivo per cui per salire di frequenza tipicamente si lavora sulla struttura della pipeline aumentando il numero degli stadi in modo che il singolo stadio sia via via più semplice
ora, tra le varie revisioni dell' architettura ZEN la struttura verticale della pipeline non ha subito variazioni di rilievo, per cui la frequenza del boost clock è quella per motivi sia strutturali (i processori vengono contrassegnati da una frequenza nominale e di picco in effetti prossima al limite tecnico, che tanto nella pratica non verrebbe superato causa il sopraggiungere di altri problemi) sia di processo produttivo (che se sulle serie recenti è N5 o N7P che apportano miglioramenti dell' ordine del +10% in frequenza/densità a pari tdp rispetto al precedente, i modelli precedenti erano realizzati su un processo bulk orientato a dispositivi di frequenza non elevatissima)..

Non si vive di solo pipeline.
Una CPU è una macchina complessa con tante parti in dipendenza.
In genere non è la pipeline il freno della frequenza ma tutto il resto (cache e collegamenti tra le parti in genere soffrono di più)
Le sole pipeline di zen sono molto efficienti, ma il resto riesce a seguirle?

Originariamente inviato da jappilas

l' Instructions Per Clock è il valore medio di istruzioni per ciclo di clock che dipende dalla progettazione della microarchitettura, dal livello di parallelismo interno(numero di ALU, ampiezza degli stadi di decodifica e dispatch..) e di efficienza (percentuale dei cicli macchina in cui si riesce a tenere quelle alu completamente impegnate con un flusso costante di operazioni da eseguire - cosa che a sua volta dipende dall' efficienza delle cache, dei meccanismi di predizione, dalle latenze necessarie per recuperare dati non in cache ecc) di questa
e d' altra parte in quanto valore medio, l' ipc terrà conto del fatto che in determinati istanti nell' esecuzione di un certo pattern di istruzioni, le alu siano tutte impegnate e in altri no, nonostante l' SMT..
quindi sì uno stesso processore avrà lo stesso IPC ad ogni frequenza (che moltiplicato per la frequenza dà il valore delle istruzioni eseguite in un secondo in quel momento - il quale sì varia

Teoricamente vero, praticamente falso:
A 4 ghz hai possibilità maggiori di moltiplicatori interni tra le varie parti di una cpu ( controller ram, cache, scambio tra le cache, sincronismo CU ecc).
Una frequenza bassa di una cpu portata da 4 ghz a 1ghz spesso non ne rispetta l'optimum e quindi si abbassa l'ipc ( anche se di poco).
Il mio era un discorso generico che indicava come minima la differenza.
Naturalmente sono casi specifici che possono essere rilevati solo in alcuni casi ( tipo avx 256/512).

Originariamente inviato da jappilas

un ipc aumentato del 10% permette di aumentare leggermente le prestazioni generali a parità di core, non permette di aumentare i core su Epyc / Threadrypper (per farlo necessita un maggior numero di CCD integrare i quali comporta la riprogettazione dell' IOD e del substrato - complesso)

Sfruttare le possibilità tecniche di un nuovo pp permette si di aumentare i core:
Amd avrebbe potuto aumentare l'ipc del 20% e mantenere le stesse frequenze ( aumentare l'ipc in un architettura gia molto efficiente significa un aumento consistente di transistor) e impiegare il budget della miglior efficienza in questo modo ( a parità di frequenza uguale consumo).
Invece un aumento minimo di ipc ( 8% riportato) significa apportare ottimizzazioni ( quindi il conteggio dei transistor potrebbe addirittura calare, rimanere stabile o aumentare di poco) ed alzare le frequenze a parità di consumo.
Nel caso di epyc è meglio aumentare il numero dei core ( ccx) sullo stesso package invece che spingere sulle frequenze in modo da continuare ad avere un budget termico adeguato.
Insomma lato desktop un'ottimnizzazione dell'architettura porta un ipc poco più alto ed un aumento delle frequenze consistente ( rimanendo in un budget termico adeguato)
Lato Datacenter il minor consumo a pari frequenza permette un aumento consistente delle unità elaborative.
Apparentemente quest'approccio è un win-win ( desktop e datacenter) cosa che intel con la sua attuale microarchitettura non può fare.

[LMCH]

Originariamente inviato da ionet

non li demonizzerei cosi' tanto gli E-core, li hanno raddoppiati, amd invece ferma da zen2 al 16c/32t anche con zen4
e' che ci si ostina a confrontarli solamente con gli P-core, ma che succede se invece li si confronta con i core fittizi dati dall'smt?
cioe' veramente un 8 P-core reali piu' 8 fittizi, e' superiore a 16 e-core

sicuramente in una macchina ad uso generale meglio i p-core, pochi ma buoni
ma in caso di sw parallelizzabile, piu' core "veri" ci sono meglio e'

Non li demonizzo, ma la ragione principale per cui Intel ha scelto di combinare P-core ed E-core é stato il contenimento dei consumi, analogamente all'approccio big-LITTLE di ARM.

Poi bisogna tener conto di dove stanno i veri colli di bottiglia, ad esempio se hai un applicazione facilmente parallelizzabile che può sfruttare tutti i core disponibili, potresti scoprire che superato un certo numero di core le prestazioni sono limitate dall'ampiezza di banda verso la ram.

Il fatto che sugli Xeon per ora si usano solo P-core, mi fa pensare che al momento anche Intel non veda vantaggi di potenza di calcolo complessiva dall'avere 2N E-core al posto di N P-core.

[Piedone1113]

Originariamente inviato da LMCH

Non li demonizzo, ma la ragione principale per cui Intel ha scelto di combinare P-core ed E-core é stato il contenimento dei consumi, analogamente all'approccio big-LITTLE di ARM.

Poi bisogna tener conto di dove stanno i veri colli di bottiglia, ad esempio se hai un applicazione facilmente parallelizzabile che può sfruttare tutti i core disponibili, potresti scoprire che superato un certo numero di core le prestazioni sono limitate dall'ampiezza di banda verso la ram.

Il fatto che sugli Xeon per ora si usano solo P-core, mi fa pensare che al momento anche Intel non veda vantaggi di potenza di calcolo complessiva dall'avere 2N E-core al posto di N P-core.

Oltretutto non è detto che ncore vadano meglio di n/2 core con smt a due vie.
Se di 2th sono interdipendenti ritrovarli nella stessa cache invece che nella cache di un altro core ti fa risparmiare diversi cicli di clock.
Ibm con il suo smt a 4 vie aneva uno scaling per singolo th di:
100
40
20
8
Come si vede solo il secondo th porta benefici evidenti (+ 40) mentre l'ultimo un modestissimo +8.
Ma se il budget di transistor con un smt a 4vie è solo il 5% in più che con L'smt a due vie è tutto grasso che cola.

[nickname88]

Originariamente inviato da RaZoR93

Un 3800X è circa il 36% più performante di un 1800X su cinebench. AMD dichiara un >35% di performance in MT su Cibenech per Zen 4 vs Zen 3.
Il salto di performance è del tutto analogo, anche se concentrato principalmente sul MT.

Se non offre un +18/20% nei videogiochi a parità di TDP è un fail.
Il chè sarebbe poco visto che significherebbe appena +3-5% rispetto al vecchio 5800X3D.

[Piedone1113]

Originariamente inviato da nickname88

Se non offre un +18/20% nei videogiochi a parità di TDP è un fail.
Il chè sarebbe poco visto che significherebbe appena +3-5% rispetto al vecchio 5800X3D.

presenta un reclamo a Lisa Su.
Forse darà retta a te e non al suo reparto commerciale e tecnico.

[RaZoR93]

Originariamente inviato da nickname88

Se non offre un +18/20% nei videogiochi a parità di TDP è un fail.
Il chè sarebbe poco visto che significherebbe appena +3-5% rispetto al vecchio 5800X3D.

Dubito AMD progetti nuovi design per CPU solo in funzione delle performance nei giochi, specialmente quando Zen 4 è il core alla base delle CPU datacenter Genova / Bergamo, dove il MT e performance per watt sono il focus principale.
AMD offrirà ovviamente anche Zen 4 3D V-cache per il desktop.
Nel complesso l'upgrade è simile alle generazioni precedenti e non mi pare ci sia da lamentarsi per un aumento ST di oltre il 15%. Aspettarsi un 30% ogni gen è semplicemente irrealistico.

[nickname88]

Originariamente inviato da RaZoR93

Dubito AMD progetti nuovi design per CPU solo in funzione delle performance nei giochi,

I modelli X3D li hanno progettati per altri usi ?

[RaZoR93]

Originariamente inviato da nickname88

I modelli X3D li hanno progettati per altri usi ?

Esistono molti altri workload che scalano ottimamente con la cache, motivo per cui esiste Milan EPYC 3D V-cache per i datacenter.
Aggiungere extra cache per i core inoltre non significa progettare una nuova architettura CPU, è una aggiunta fatta secondariamente.
Per i videogame Zen 4 3D offrirà eccellenti performance e sarà il vero confronto vs 5800X 3D.

[LMCH]

Originariamente inviato da nickname88

Se non offre un +18/20% nei videogiochi a parità di TDP è un fail.
Il chè sarebbe poco visto che significherebbe appena +3-5% rispetto al vecchio 5800X3D.

Con i pp più avanzati attualmente disponibili si può aumentare la densità dei gate, ma non ridurre il consumo per gate come era possibile negli step più vecchi.
Per rendere l'idea si é arrivati al punto che la resistenza delle interconnessioni tra due gate relativamente vicini non é più trascurabile e questo costringe ad ottimizzazioni sempre più complesse per bilanciare consumo, costo e prestazioni.
Probabilmente il prossimo salto notevole in termini di prestazioni arriverà con i ribbon-FET/gate-all-around-FET, ma non é un caso che si punti ad integrare ulteriori unità funzionali speciali (Intel AMX) oppure core GPU per accelerare certi tipo di elaborazioni sfruttando più che altro il maggior numero di gate disponibili e senza investire troppo sul core cpu "classico" o sul salire di frequenza.