[Thread Ufficiale] CPU Zen 14/12/7nm: AMD Ryzen!

[digieffe]

Originariamente inviato da Gioz

ok, non mi tornava con la presentazione ora mi è chiaro.


l'incremento di ipc ce lo aspettiamo tutti credo, forse anche ziobepi, il punto che faceva notare digieffe è che dalla prestazione vista non è possibile determinare in che misura dipenda dai vari fattori in gioco e di conseguenza estrapolare riferimenti a prestazioni ST - se ci badi anche lui ha fatto previsioni di incremento e il suo intervento specificava che accorpava "tutto" sotto ipc, come in realtà stan facendo tutti, per un approccio semplificativo.

spero che AMD abbia fatto come (e meglio*) di come fece intel in un passaggio tra due serie consecutive (comprese tra la 4 e la 7, ora non ricordo) alzando in percentuale l'ipc a parità di throughput:

in cb11.5 (o 15?) a parità di frequenza c'è stata questa situazione:
serie old intel: ipc 100, throughput 130-132
serie new intel: ipc 104, throughput 130-132 => normalizzato: ipc 100 throughput 125-126

*incrementare del il 9% di throughput incrementando del 15% l'ipc, quindi riducendo l'efficacia del smt ma mantenendo le prestazioni complessive invariate, ciò significherebbe un ottimo BP e frontend

[Gioz]

Originariamente inviato da digieffe

spero che AMD abbia fatto come (e meglio*) di come fece intel in un passaggio tra due serie consecutive (comprese tra la 4 e la 7, ora non ricordo) alzando in percentuale l'ipc a parità di throughput:

in cb11.5 (o 15?) a parità di frequenza c'è stata questa situazione:
serie old intel: ipc 100, throughput 130-132
serie new intel: ipc 104, throughput 130-132 => normalizzato: ipc 100 throughput 125-126

*incrementare del il 9% di throughput incrementando del 15% l'ipc, quindi riducendo l'efficacia del smt ma mantenendo le prestazioni complessive invariate, ciò significherebbe un ottimo BP e frontend

che poi in realtà non sarebbe un vero e proprio problema se la frequenza fosse sufficientemente alta, un po' come la teoria alla base del cmt con ipc relativamente basso anche se non è propriamente un esempio di eccellenza.

[Ubro92]

@digieffe Probabilmente ti riferisci al passaggio 5775c a 6700K

Anche nel passaggio Phenom II a FX ci fu una perdita di ipc, ma è anche vero che si guadagnarono 2 core e circa il 20/25% in più di frequenza, colmando e superando il gap.

[paolo.oliva2]

Originariamente inviato da stefano192

Ma sicuramente non significa giugno preciso, se no avrebbero detto tale mese. Però non venitemi manco a dire marzo e aprile, che con metà anno non hanno nulla a che fare

Come già detto, il computex che si terrà verso fine maggio inizio giugno pare essere l'evento perfetto per lanciare la serie, però magari AMD se ne sbatte il razzo e li presenta prima, però secondo me, non prima di maggio.

Poi va beh sono il primo e non l'unico che non vede l'ora che vengano venduti perché pronti a farsi la piattaforma nuova Però meglio pensare che siano rilasciati più in là rispetto che più in qua, così non si rimane delusi come è successo col CES.

Ti quoto ma per entrare nel discorso.

Io sono uno di quelli che ha detto fine febbraio/inizi di marzo (addirittura ), ma ho anche detto che sarebbe stato possibile SE al CES avessero comunicato le frequenze (perchè ovviamente avrebbero avuto un ES pre-produzione). Addirittura come ha riportato Lisa Su, hanno un early early early ES, quindi è ovvio che sono ancora dietro alla realizzazione di un ES definitivo e poi di lì avviare la produzione in volumi. Già la produzione in volumi richiederà 30 giorni e direi che la fascia larga di AMD è che al momento non possono sapere se il prossimo step ES sarà l'ultimo.
Siccome un salto di ES con affinamento silicio e conseguente riposizionamento transistor richiede circa 60 giorni, è ovvio che si passerebbe da minimo 90 giorni (60 giorni lo step + 30 giorni la produzione in volumi) a 150 giorni (60 + 60 +30).
Poi è ovvio che l'ES che hanno portato al CES non è che l'hanno fatto la notte precedente.... minimo minimo viene da un wafer realizzato almeno 2 settimane prima, verificato, selezionato e messo nel package.
Quindi i 90/150 giorni non partirebbero dal giorno di presentazione al CES.

Alle parole di Lisa Su "early early early ES" io presterei una attenzione relativa.... perchè in quel contesto bisogna ponderare che c'era il confronto con l'offerta TOP Intel e ovviamente ha il suo peso superare il 9900K con un ES al 90% o al 70% ed inoltre, una volta riuscito l'intento di dimostrare più prestazioni a minor consumo, e quindi creato interesse e di qui persone che l'acquisteranno, un anticipo di 1 mese sulla previsione fa sempre scena e piacere piuttosto che uno slittamento... quindi darei per ovvio tempi di assoluta sicurezza di essere rispettati.

Per quelli che seguono il TH, ovviamente ci sarà sempre quello che posterà che non può più aspettare... ma qua il 99,99% prenderà Zen2 e se sarà maggio, giugno o luglio, non frega una mazza se non il prb di tenere a bada la scimmia.

[Mparlav]

Originariamente inviato da capitan_crasy

Azzardo che però lo step produttivo dei DIE sarà diverso tra Ryzen e Epyc...
Dice anche che i TDP saranno uguali agli attuali Ryzen serie 2000 e che le prossime APU 7nm NON saranno chiplet, quindi con ogni probabilità saranno su base SoC come le attuali APU; ci sono ancora dubbi su cosa manchi nel package dei Ryzen serie 3???

Quell'intervista ha fugato alcuni dubbi. Ora resta da scoprire il lineup completo ed i prezzi. Penso che li scopriremo presto.

[paolo.oliva2]

Originariamente inviato da digieffe

spero che AMD abbia fatto come (e meglio*) di come fece intel in un passaggio tra due serie consecutive (comprese tra la 4 e la 7, ora non ricordo) alzando in percentuale l'ipc a parità di throughput:

in cb11.5 (o 15?) a parità di frequenza c'è stata questa situazione:
serie old intel: ipc 100, throughput 130-132
serie new intel: ipc 104, throughput 130-132 => normalizzato: ipc 100 throughput 125-126

*incrementare del il 9% di throughput incrementando del 15% l'ipc, quindi riducendo l'efficacia del smt ma mantenendo le prestazioni complessive invariate, ciò significherebbe un ottimo BP e frontend

Secondo me... boh... non ho la tua competenza e mi spiego pure peggio... prò cerco di essere il max chiaro.

Con Zen2 AMD, tramite il motherchip, AMD ha di fatto annullato il tallone d'Achille della comunicazione inter-die, e si potrebbe dire che Zen2 ha le prestazioni di un monolitico per quanto riguarda L3, MC e I/O al costo di un MCM conservando i core a blocchi.

Ora... tutte le latenze dell'IF di Zen1 sarebbero ovvimente sparite, il "legame" della frequenza IF/L3/MC l'aveva già risolta su Zen+, non so, ipotizzo che il PCI4 sia stato implementato non tanto per dire che sono i primi ad averlo sui proci, quanto forse come banda/protocollo per i chiplet<-->motherchip e collegamenti interni... questo secondo me gioverebbe più all'SMT che all'IPC.

Poi, ad esempio, non comprendo la similitudine con Intel, perchè se il core Zen ha 2 FP, la parte FP è già nativamente SMT perchè ha l'hardware necessario per processare 2 TH contemporaneamente, mentre Intel, nell'FP, con 1 singolo canale in entrata, è forzata a elaborare 1 TH alla volta e quindi può scegliere se prediligere o meno l'HT sul TH principale.
Al limite AMD può farlo sulla parte INT, ma sarebbe controproducente, penso, perchè castrerebbe quanto c'è sulla parte FP.

Bisogna inquadrare poi cosa AMD abbia implementato su Zen2 e tralasciato per Zen3.... è questo principalmente che non si sa. Ricordo che ai tempi di BD, AMD aveva giustificato il fatto che 1 FP lavorasse per 2 core, perchè le istruzioni INT erano maggiori che le istruzioni FP. Con Zen da mezza FP a core è passata a 2 FP a core... ora con Zen2 le ha pure raddoppiate... se non avesse toccato la parte INT, praticamente saremmo (vs BD) da 0,5 a 1 passeremmo a 4 a 1.

Quuesto mi fa riflettere su 1 punto. Nel confronto vs 9900K... Cinebench è stato scelto perchè Zen2 ha più miglioramento con l'FP o per nascondere le migliorie lato INT?

[paolo.oliva2]

Originariamente inviato da capitan_crasy

Azzardo che però lo step produttivo dei DIE sarà diverso tra Ryzen e Epyc...
Dice anche che i TDP saranno uguali agli attuali Ryzen serie 2000 e che le prossime APU 7nm NON saranno chiplet, quindi con ogni probabilità saranno su base SoC come le attuali APU; ci sono ancora dubbi su cosa manchi nel package dei Ryzen serie 3???

Ovviamente se prima si ipotizzava che i chiplet fallati e risulltanti come X4 potessero andare agli APU, oggi darei per certo che all'uscita ci sarà al 100% un X12.

Giorno dopo giorno quella tabella con le proposte AMD diventa sempre più realtà. Mancano i prezzi....

[Gioz]

Originariamente inviato da paolo.oliva2

Poi, ad esempio, non comprendo la similitudine con Intel, perchè se il core Zen ha 2 FP, la parte FP è già nativamente SMT perchè ha l'hardware necessario per processare 2 TH contemporaneamente, mentre Intel, nell'FP, con 1 singolo canale in entrata, è forzata a elaborare 1 TH alla volta e quindi può scegliere se prediligere o meno l'HT sul TH principale.
Al limite AMD può farlo sulla parte INT, ma sarebbe controproducente, penso, perchè castrerebbe quanto c'è sulla parte FP.

le unità in virgola mobile di zen e di skylake(e successivi) eseguono le diverse operazioni con un numero di cicli diversi (mi pare che zen a seconda della complessità vada da 3 a 5, mentre forse 4 cicli per skylake che rispetto ai predecessori dovrebbe aver uniformato la situazione, dovrei ricontrollare perché sto andando a memoria - ma onestamente: troppa fatica), con la differenza inoltre che in un caso si tratta di pipeline a 128bit che per gestire ad esempio vettori da 256 perde anche un ulteriore ciclo per combinarne due 128 dopo averne effettuato lo store contro la possibilità di elaborarne 1 a 256bit nativamente dell'altra, il tutto con frequenze operative distinte.
volendo valutare l'aspetto teorico non è per niente intuitivo trarre conclusioni.

[alex91powe]

Originariamente inviato da ionet

intanto cominciano i saldi su ama2on fr

1920x 12 core 375€

vega 64 389€

e il povero 8350 a 76€

tutto venduto dalla stessa

è caro! lo ho preso a 350 da quello de! (quando arriva )

[affiu]

Originariamente inviato da Gioz

ok, non mi tornava con la presentazione ora mi è chiaro.


l'incremento di ipc ce lo aspettiamo tutti credo, forse anche ziobepi, il punto che faceva notare digieffe è che dalla prestazione vista non è possibile determinare in che misura dipenda dai vari fattori in gioco e di conseguenza estrapolare riferimenti a prestazioni ST - se ci badi anche lui ha fatto previsioni di incremento e il suo intervento specificava che accorpava "tutto" sotto ipc, come in realtà stan facendo tutti, per un approccio semplificativo.

D'accordo, ma in fondo a cosa ''serve'' necessariamente pompare assai il ST (nel caso ryzen) che significa maggiore TDP di lavoro quando i core stessi scalano bene a frequenze più basse? cioè partendo approssimativamente da sto grafico:


Se zen2 aumentasse l'ipc tra il 5-10% senza aumentare assai i consumi e lasciando la frequenza come zen+ non sarebbe più utile che invece aggiungerci la frequenza IN PIU' (5ghz) per aver maggior consumi?

Il multi-thread basta, considerata la scalabilità di ryzen, già con solo l'ipc....anzichè sovrabbondare d'assai (con l'aggiunta della frequenza) ma con consumi maggiori?

In fondo sezen2 con il solo ipc si arrivasse da 173 a 200 con un consumo X e frequenze uguali al 2700x non sarebbe buono?
Sarebbe meglio 200/215 a 5ghz con un consumo Y e multi-thread pesante...?

X minore di Y.....questo potrebbe essere il dilemma; a me francamente mi basterebbe il solo ipc, un ''politico'' 10% e frequenze simili al 2700x.

IL RESTO VERRA'..... (sperando che prima o poi si costruiscano solo IBRIDI-cpu-chiplet-gpu)

[Gioz]

Originariamente inviato da affiu

D'accordo, ma in fondo a cosa ''serve'' necessariamente pompare assai il ST (nel caso ryzen) che significa maggiore TDP di lavoro quando i core stessi scalano bene a frequenze più basse? CUT

il senso del discorso era diverso.
noi abbiamo visto solo un cinebench e sono stati fatte stime sia di ipc che frequenza, e poi si è diramato un discorso sul come può uscire un certo risultato.
la frequenza massima ST non sarebbe un problema lato assorbimento elettrico, anche se il rapporto perf/W fosse pessimo i due soli core alla massima frequenza puoi aspettarteli ampiamente sotto il tetto massimo di riferimento per il boost allcore di 8 core (o più), ma ad ogni modo non era per intendere che dovrà operare a frequenza estrema per poter avere prestazioni elevate quanto che gli elementi da valutare sono molteplici.

da come è stato mostrato io mi aspetto che fosse operativo ad una frequenza relativamente bassa, più simile ad un modello base che non ad un X, e che le elevate prestazioni siano dovute a fattori dipendenti dalle modifiche apportate, vedremo quando se ne saprà di più.

[paolo.oliva2]

Originariamente inviato da Gioz

le unità in virgola mobile di zen e di skylake(e successivi) eseguono le diverse operazioni con un numero di cicli diversi (mi pare che zen a seconda della complessità vada da 3 a 5, mentre forse 4 cicli per skylake che rispetto ai predecessori dovrebbe aver uniformato la situazione, dovrei ricontrollare perché sto andando a memoria - ma onestamente: troppa fatica), con la differenza inoltre che in un caso si tratta di pipeline a 128bit che per gestire ad esempio vettori da 256 perde anche un ulteriore ciclo per combinarne due 128 dopo averne effettuato lo store contro la possibilità di elaborarne 1 a 256bit nativamente dell'altra, il tutto con frequenze operative distinte.
volendo valutare l'aspetto teorico non è per niente intuitivo trarre conclusioni.

Ma io non ero entrato nelle caratteristiche di cicli delle FP, ma solamente sul fatto che Zen può processare fisicamente le istruzioni di 2 TH nella stessa unità di tempo (a patto che non superino i 128 bit per Zen1 e ora i 256 bit per Zen2) mentre Intel no perchè l'FP è 1.

Che poi mi sembra di ricordare che nel caso più negativo AMD si ipotizzava una perdita del 25% vs Intel (mi sembra che il calcolo fosse 100 +100% = 200 (potenza FP doppia) -30% = 140 (perdita dovuta alla frequenza) e altre valutazioni, ma non ricordo bene, ma che con la maggioranza di software (vedi Cinebench) la soluzione AMD renderebbe di più, appunto perchè la FP a 512bit di Intel nel caso di istruzioni 128bit risulta essere comunque una FP e pur lavorando a frequenza piena deve comunque frazionare i cicli lavoro per 2 TH, vs le 2 FP di Zen che lavorano a frequenza piena e che ogni FP può portare avanti 1 TH al 100% del ciclo lavoro.

Che poi se ti ricordi era stato un punto di contrasto vs CD.... dove lui continuva a dire che nella parte FP Intel sarebbe andata il doppio ed io che dicevo di aspettare di giudicare, perchè se Keller aveva optato per 2 FP piccole anzichè una doppia, un motivo ci sarà.

Se ho afferrato il concetto oppure ho sbarellato..... io ho semplicemeente collegato il discorso ai miei test su SIV, dove la potenza INT con SMT disabilitato aumentava abbastanza, mentre lato FP rimaneva pressochè invariata.

Che poi debba processare AVX a 512 bit e quindi unire su 1 TH le 2 FP, è fattibile, ma è un aspetto direi marginale... quanto rispecchia l'esigenza di software con AVX 512bit? l'1% del software in commercio? (forse). E poi credo che praticamente si risolvi con la pipeline della FP occupata e si aspetta che si svuoti.

[ricky.alex]

Uscito il nuovo video di AdoredTv (colui che ha dato i modelli dei Ryzen come leak), in sostanza dice che il Ryzen mostrato in cinebench aveva TDP 65W, era un ES candidato a diventare un R5-3600 insomma

[FroZen]

Originariamente inviato da ricky.alex

Uscito il nuovo video di AdoredTv (colui che ha dato i modelli dei Ryzen come leak), in sostanza dice che il Ryzen mostrato in cinebench aveva TDP 65W, era un ES candidato a diventare un R5-3600 insomma

sarebbe interessante sapere che l'8 core sia su singolo ccx in ottica ghemin

[digieffe]

Originariamente inviato da Ubro92

@digieffe Probabilmente ti riferisci al passaggio 5775c a 6700K

penso che è proprio quello il passaggio

[paolo.oliva2]

Originariamente inviato da FroZen

sarebbe interessante sapere che l'8 core sia su singolo ccx in ottica ghemin

In teoria
, seguendo la filosofia che ha eliminato l'IF tra le L3, mi suona meglio 1 CCX con n core tanti quanto ne permette il silicio... però se aumenta la complessità, non vedrei vantaggi tra collegare al motherchip 2 CCX o 1, perchè la L2 nel CCX è a core, almeno in Zen1... non penso che sia possibile una L2 condivisa tra i core nel CCX... mi sbaglio o in BD la L2 era condivisa?

[paolo.oliva2]

Originariamente inviato da ricky.alex

Uscito il nuovo video di AdoredTv (colui che ha dato i modelli dei Ryzen come leak), in sostanza dice che il Ryzen mostrato in cinebench aveva TDP 65W, era un ES candidato a diventare un R5-3600 insomma

Ma non avrebbe senso... se era un ES finale, vorrebbe dire produzione in volumi imminente, per quale motivo AMD non avrebbe comunicato le frequenze finali al CES e detto "tra 1 mese negli scaffali?"

Per il TDP 65W ha toppato... almeno 95W TDP, aveva solamente 50W di consumo in meno vs il 9900K e il 9900K a @4,7GHz fisso non è 95W TDP.

A meno che non intendesse, in senso lato, che quanto ottenuto a 95W TDP arriverebbe a 65W TDP una volta ultimato l'affinamento, ma ciò andrebbe contro al fatto di essere un ES finale.

[digieffe]

Originariamente inviato da paolo.oliva2

Con Zen2 AMD, tramite il motherchip, ha di fatto annullato il tallone d'Achille della comunicazione inter-die, e si potrebbe dire che Zen2 ha le prestazioni di un monolitico per quanto riguarda L3, MC e I/O al costo di un MCM conservando i core a blocchi.
Ora... tutte le latenze dell'IF di Zen1 sarebbero ovvimente sparite, il "legame" della frequenza IF/L3/MC l'aveva già risolta su Zen+, non so, ipotizzo che il PCI4 sia stato implementato non tanto per dire che sono i primi ad averlo sui proci, quanto forse come banda/protocollo per i chiplet<-->motherchip e collegamenti interni... questo secondo me gioverebbe più all'SMT che all'IPC.

il ragionamento è giusto, c'è da sperare che avendo "esternalizzato" quei componenti nel motherchip non siano sorte delle latenze, ovvero che gli accessi sono tutti lineari ma tutti dotati di latenza elevata (mentre nella situazione di ryzen+ alcuni erano più veloci)

Poi, ad esempio, non comprendo la similitudine con Intel, perchè se il core Zen ha 2 FP, la parte FP è già nativamente SMT perchè ha l'hardware necessario per processare 2 TH contemporaneamente, mentre Intel, nell'FP, con 1 singolo canale in entrata, è forzata a elaborare 1 TH alla volta e quindi può scegliere se prediligere o meno l'HT sul TH principale.
Al limite AMD può farlo sulla parte INT, ma sarebbe controproducente, penso, perchè castrerebbe quanto c'è sulla parte FP.

qui non capisco, sia ryzen che lake possono processare 2 thread sia sulla parte INT che in quella FP.
Parlando di FP la differenza è che lake può processare MAX 3 istruzioni (generiche) che siano a 128 o 256 bit e ryzen (e rizen+) MAX 4 (un po' più specifiche) a 128 bit. In ryzen 2 è stato dichiarato il raddoppio dei bit che io intendo come MAX 4 istruzioni da 256 bit.
Dunque, se fino a ryzen+ se la giocavano (3 più generiche contro 4 più specifiche) a 128 bit, mentre a 256 bit (avx 256) ryzen le prendeva di santa ragione (-30/40% vedi blender con avx256 o altri programmi che le usano), ora ryzen2 con le nuove a 256bit dovrebbe battersela anche in questo scenario (vedi il +40% di ipc FP)
a questo aggiungi quanto detto da Gioz.

Bisogna inquadrare poi cosa AMD abbia implementato su Zen2 e tralasciato per Zen3.... è questo principalmente che non si sa. Ricordo che ai tempi di BD, AMD aveva giustificato il fatto che 1 FP lavorasse per 2 core, perchè le istruzioni INT erano maggiori che le istruzioni FP. Con Zen da mezza FP a core è passata a 2 FP a core... ora con Zen2 le ha pure raddoppiate... se non avesse toccato la parte INT, praticamente saremmo (vs BD) da 0,5 a 1 passeremmo a 4 a 1.

infatti qui fai confusione, amd è passata da 1 FP per 2 core INT a 1 FP per 1 core INT, il rapporto NON è 4 a 1 ma 2 a 1.
inoltre i programmi "comuni" sfruttano quasi escusivamente la parte INT, in un certo senso AMD aveva ragione con bulldozer se non fosse che la parte int era "fiacca" sul ST, ora però la tendenza sembra cambiare per via di diversi motivi...

Quuesto mi fa riflettere su 1 punto. Nel confronto vs 9900K... Cinebench è stato scelto perchè Zen2 ha più miglioramento con l'FP o per nascondere le migliorie lato INT?

i miglioramenti dell'FP non riguardano CB in quanto non (avx 256), se veramente avesse avuto i miglioramenti dell'FP avremmoi visto +~40%

[digieffe]

Originariamente inviato da FroZen

sarebbe interessante sapere che l'8 core sia su singolo ccx in ottica ghemin

penso sarà proprio così (modelli da 6 ed 8 core su un solo chiplet), chissà se metteranno il secondo chiplet dummy...

[digieffe]

Originariamente inviato da paolo.oliva2

Ma io non ero entrato nelle caratteristiche di cicli delle FP, ma solamente sul fatto che Zen può processare fisicamente le istruzioni di 2 TH nella stessa unità di tempo (a patto che non superino i 128 bit per Zen1 e ora i 256 bit per Zen2) mentre Intel no perchè l'FP è 1.

ti ho già risposto, non è così. Senza offesa, questa cosa delle 3-4 istruzioni l'ho già spiegata in passato almeno un'altra volta ma evidentemente ti dimentichi e torni con le tue convizioni. Se puoi salvati i post.

Che poi mi sembra di ricordare che nel caso più negativo AMD si ipotizzava una perdita del 25% vs Intel (mi sembra che il calcolo fosse 100 +100% = 200 (potenza FP doppia) -30% = 140 (perdita dovuta alla frequenza) e altre valutazioni, ma non ricordo bene, ma che con la maggioranza di software (vedi Cinebench) la soluzione AMD renderebbe di più, appunto perchè la FP a 512bit (512 ???) di Intel nel caso di istruzioni 128bit risulta essere comunque una FP e pur lavorando a frequenza piena deve comunque frazionare i cicli lavoro per 2 TH, vs le 2 FP di Zen che lavorano a frequenza piena e che ogni FP può portare avanti 1 TH al 100% del ciclo lavoro.

No!
Lake può processare 3 istruzioni FMA da 128 o 256 (provenienti da 2 thread)
ryzen(+) può processare 2 istruzioni FADD da 128 + 2 FMUL da 128
.............. o combinate 2 FMA da 128
.............. o in più passaggi quelle a 256
.............. tutte sempre da 2 thread
ryzen 2* hanno raddoppiato la dimensione delle unità

quando nei software ci sono istruzioni:
- 128 NON FMA => Lake 3 istr. a scelta tra FADD e FMUL vs ryzen(+) 2 FADD + 2 FMUL
(risultati alterni in base ai contesti, se la battono)
- 128 FMA => Lake 3 istr. FMA vs ryzen(+) 2 FMA
(ryzen dovrebbe essere meno prestante, il caso che indichi con 2/3 ovvero 133 su 200)
- 256 tutte => Lake 3 istr. 256 vs ryzen(+) 1 FADD + 1 FMUL oppure 1 FMA (il discorso è più complesso perché basato su più cicli, ma per il nostro scopo va bene così)
(a 256 bit, Lake va "solo" il 40% più veloce e non il 100% -come dovrebbe essere- per via di colli di bottiglia con la memoria (non è difficile trovare casi con +70%). Per far rullare le avx 256 servono ram veloci, tanti canali di memoria per pochi core e grandi cache)

*se amd ha solo raddoppiato le unità non implementando nuove funzionalità, a 256bit si potrebbe avere uno scenario di confronto simile al 128, ma solo quando queste istruzioni saranno utilizzate!

Che poi se ti ricordi era stato un punto di contrasto vs CD.... dove lui continuva a dire che nella parte FP Intel sarebbe andata il doppio ed io che dicevo di aspettare di giudicare, perchè se Keller aveva optato per 2 FP piccole anzichè una doppia, un motivo ci sarà.

mi dispiace dirtelo ma CD nel caso teorico (+100%) aveva ragione, nel caso pratico no (+40% in media). Faccio una ipotesi azzardata: un quadcore con avx256 con, per core, L1 64I+64D, L2 1MB+, L3 4MB e 4 canali ddr4 a 3200 forse potrebbe avere il +100%. Questo lo sanno le case produttrici o chi fa profiling di codice.

Se ho afferrato il concetto oppure ho sbarellato..... io ho semplicemeente collegato il discorso ai miei test su SIV, dove la potenza INT con SMT disabilitato aumentava abbastanza, mentre lato FP rimaneva pressochè invariata.

non mi è chiaro come disabilitando l'smt possa salire la "potenza", ma quale poi ST, MT?

Che poi debba processare AVX a 512 bit e quindi unire su 1 TH le 2 FP, è fattibile, ma è un aspetto direi marginale... quanto rispecchia l'esigenza di software con AVX 512bit? l'1% del software in commercio? (forse). E poi credo che praticamente si risolvi con la pipeline della FP occupata e si aspetta che si svuoti.

nessun processore desktop attualmente processa avx 512 (nemmeno il 9900k), dicono che le utilizzeranno per le reti neurali (inteligenza artificiale), chi vivrà vedrà