[Thread Ufficiale] CPU Zen 14/12/7nm: AMD Ryzen!

[floop]

raga ho un pc con ryzen 2600 e la msi b450 carbon pro ac wifi.

ma dite di installare Ryzen Master, StoreMI e i driver del chipset?

sopratutto gli ultimi, non se la vede Windows 10 21h1?

[skadex]

i driver del chipset assolutamente sì, evita che sia windows a farlo perchè succedono sempre casini.
Il resto è opzionale in base ai tuoi utilizzi.

[Randa71]

Originariamente inviato da paolo.oliva2

Cominciano gli inciuccio

https://www.bitsandchips.it/software...male-con-ryzen

presrazioni Zen inferiori a windows 10.

Senza parole.
Quando lo scheduler di windows gesriva meglio i proci Intel, si giustificava come motivo che Intel era numericamente più presente. Io ho seri dubbi che Alder otterrà più vendite di Zen3/Zen3+ e mettiamoci pure Zen4.

Oltre a ciò... è una situazione irreale. Vi immaginate, era Zen, uno scheduler windows fatto per Zen che danneggiasse Intel? Sono serviti ben 2 anni perchè Microsoft lo ottimizzasse per Zen.

sarà......ma io sto provando win11 con un 5950x e una 3090 ma non ho notato peggioramenti in prestazioni rispetto a win10....bench fatti a 1080p...subito a spararla...veramente si crede proprio a tutto quello che si legge...senza contare che win11 non è ancora uscito quindi stiamo parlando di beta.....

[conan_75]

Originariamente inviato da Randa71

sarà......ma io sto provando win11 con un 5950x e una 3090 ma non ho notato peggioramenti in prestazioni rispetto a win10....bench fatti a 1080p...subito a spararla...veramente si crede proprio a tutto quello che si legge...senza contare che win11 non è ancora uscito quindi stiamo parlando di beta.....

Più che altro l’autorevole fonte erano due che cianciarravano su una chat senza manco mezzo dato oggettivo…

[Spitfire84]

Originariamente inviato da floop

raga ho un pc con ryzen 2600 e la msi b450 carbon pro ac wifi.

ma dite di installare Ryzen Master, StoreMI e i driver del chipset?

sopratutto gli ultimi, non se la vede Windows 10 21h1?

ti consiglio di installare la penultima versione dei driver del chipset (2.7 anzichè la 3.0). A me l'ultima versione ha creato diversi problemi:
- errore in fase di installazione risolto disinstallando la precedente versione e installando la nuova;
- impossibilità di disinstallazione, risolta sovrainstallando i 2.7 ai 3.0;
- spegnimenti improvvisi del pc sotto carico (devo ancora capire se erano i driver del chipset, ma è molto probabile).

[affiu]

Originariamente inviato da Randa71

sarà......ma io sto provando win11 con un 5950x e una 3090 ma non ho notato peggioramenti in prestazioni rispetto a win10....bench fatti a 1080p...subito a spararla...veramente si crede proprio a tutto quello che si legge...senza contare che win11 non è ancora uscito quindi stiamo parlando di beta.....

Ma secondo me, non è solo un fattore di credere o meno....ma quanto, eventualmente, a pensare quale metodo di ''concezione'' possa vincere tra: MCM vs Big core&Small core.

Chiaramente niente è scontato....ma comunque l'ultimo canto del cigno si sta per compiere, chiaramente nel high desktop, in cui il numero di core è contenuto e anche un piccolissimo grido di speranza possa rimbombare come una esplosione nucleare!
Purtroppo si deve dare a Cesare quel che di cesare ed a Dio quel che di Dio, ....gli azionisti e tutto il mondo di investitori ''ha'' bisogno di questo grido di speranza; ...io francamente non credo, finche non vedo sul capo (con pro e contro sul campo), che questo approccio possa, in maniera insinuosa, rappresentare una certà e corposa difficoltà ad ottenere una qualche ''forma'' di aumento core.

Quindi ''è giusto'' sentire parole come ''scacciare'' un 5950x e robe simili, quanto mi fa sorridere che poi dopo che proseguo ci possa essere?...un ulteriore aumento di core sempre con la stessa tecnica big e small in futuro?
Ma come successe che ci sia stata una corposa migrazione dal blu al rosso con l'uscita dei ryzen 5000.....quando ci sarà zen4 la migrazione sarà totale e completa e non credo che NEANCHE la passione per un colore possa fermare tutto questo.
Poi si può parlare fino all'infinito, ma già solo un valore aggiunto con l'adozione di NAVI(RDNA2) al posto di VEGA(GCN) nelle cpu zen assieme al MCM non lascerà nessun puntino su ciascuna i !
Se con zen3 gli hanno scacciato la testa,con ZEN4 li sotterrano senza nessuna pietà: questo, seppur possa sembrare strano, è quello che succederà e vedremo.....a voglia di slide e numeri e bla bla che non potranno fermare l'avanzata ROSSA!.....e il blu lo sa benissimo che scampo non ce ne sarà neppure con la corsa al SANTO 3nm di TMSC, ma chiaramente è solo una mia visione fantasiosa.

[paolo.oliva2]

Originariamente inviato da leoneazzurro

No, la cache impilata non funziona come cache L4, funziona come cache L3 estesa e stop (I chip stacked si comportano praticamente come se fossero un die unico di dimensioni maggiori, con talvolta qualche piccola penalità in termini di latenza). Non c'entra nulla con l'approccio del nuovo processore di IBM che tralaltro non usa L3 ma sfrutta una L2 di capacità enorme che simula una L3 "virtuale" andando a mettere i dati nella L2 non utilizzata di altri core. Non solo, ma avendo una struttura multi die, il dato può essere messo anche nella L2 di un core che sta in un altro chip e marcato come cache L4 "virtuale". Nell'articolo facevano le comparazioni con Zen perché AMD per ora ha avuto un approccio molto tradizionale alla gerarchia della cachee si chiedevano che cosa potrebbe succedere se la V-cache potesse essere utilizzata come estensione della L2 in una maniera simile a quella di IBM. Nel caso di IBM il vantaggio sta nel fatto che si utilizza la stessa area che sarebbe usata per una L3 condivisa di grandi dimensioni per avere invece una L2 molto grande. Lo svantaggio è che le latenze di questa L2 e delle L3-L4 "virtuali" sono più alte rispetto a quelle di una gerarchia tradizionale, per cui il bilanciamento dipende molto dall'hit rate dei dati nella cache L2 (tipo di carico di lavoro). Inoltre, la gestione di queste cache virtuali è piuttosto complessa e potrebbe richiedere un bel pezzo di area in termini di silicio, giustificabile forse in sistemi server ma non in quelli desktop (e pare potrebbero esserci problemi di sicurezza dei dati in quanto potenzialmente si hanno dati di un processo che sono disponibili nella cache di un core diverso da quello sul quale quel processo è eseguito). Senza contare che, andando verso package multidie e stacked, aggiungere cache di livello 3 e 4 (molto meno sensibili prestazionalmente a seconda del carico di lavoro) diventa molto più semplice (esempio: la prossima generazione di Xeon "Sapphire Rapids" avrà versioni che utilizzeranno della memoria HBM sul package per fungere da amplificatore di banda/riduzione latenza verso la memoria, similmente ad una L4 o ad Optane).

PS: impilare più stack costa di più, perché le aree di silicio si sommano dovendo ogni chip dello stack essere realizzato su un wafer diverso... I vantaggi dello stacking sono quelli di poter costruire un sistema modulare con costo dei vari blocchi relativamente basso (uso pochi blocchi fondamentali per costruire sistemi di diversa potenza di calcolo e capacità di cache, ogni blocco costa meno a livello di performance/area totale rispetto ad un monolitico che ha per forza di cosa rese inferiori) e di superare le barriere sulla dimensione massima dei chip (es. i processori EPYC hanno un area totale di silicio che è intorno ai 1000 mm^2, impossibile da realizzare monoliticamente, con Genoa si supereranno queste dimensioni, con le versioni stacked si andrà verso i 2000 mm^2 di silicio).

Ok
Da qualche parte avevo letto che la cache impilata aveva un costo di 24$, o 27$, non ricordo bene e non ho il link, e non era specificato se solo costo silicio o comprensivo di package

Comunque al discorso di impilazione si aggiunge anche la tecnologia di raffreddamento verticale sempre di TSMC, che in pratica farebbe impilazione, raffreddamento e package

Comunque i vantaggi della cache impilata sono enormi.
AMD ha dovuto portare il CCX a 8 core per diminuire gli stalli inter-CCX/core.
Con una cache L3 impilata, AMD potrebbe non avere bisogno di aumentare i core del CCX
Considerando che l'impilazione può collegare oltre alla L3 anche CCX ed altro, di fatto si potrebbe avere 1 CCX X8 sotto ed un CCX X8 sopra con in mezzo una L3 condivisa.

[Ale55andr0]

parlando proprio della cache, domanda per i più tecnici fra voi: in una ipotetica apu next gen AMD la infinitycache e la 3dv-cache cache potrebbero essere realizzate come unica cache di grandi dimensioni condivisa tra cpu e gpu, o resterebbero due cose distinte e separate fisicamente le une dalle altre essendo una dedicata alle istruzioni delle cpu e l'altra per fornire più banda alla gpu?

[paolo.oliva2]

"AMD Ryzen 6000 "Rembrandt" APUs are allegedly in mass producition - VideoCardz.com" https://videocardz.com/newz/amd-ryze...ss-producition

[paolo.oliva2]

Originariamente inviato da Ale55andr0

parlando proprio della cache, domanda per i più tecnici fra voi: in una ipotetica apu next gen AMD la infinitycache e la 3dv-cache cache potrebbero essere realizzate come unica cache di grandi dimensioni condivisa tra cpu e gpu, o resterebbero due cose distinte e separate fisicamente le une dalle altre essendo una dedicata alle istruzioni delle cpu e l'altra per fornire più banda alla gpu?

Io non credo possano esserci aumenti di banda diretta... forse indirettamente, perché con una dimensione maggiore, sarà più probabile trovare il dato senza ricorrere alla ram di sistema.

[paolo.oliva2]

Una domanda tecnica sulla cache impilata.

Partiamo dal discorso che la latenza delle cache è direttamente proporzionale alla dimensione, cioè un cache da 32MB è ovvio che abbia latenze superiori vs una a 32KB.

Un chiplet Zen3 è prodotto con 32MB di memoria L3 e ha delle latenze per 32MB.

Ora, se impiliano altri 64MB di L3, la mamoria aumenterebbe a 96MB... e la logica vorrebbe che le latenze aumenterebbero perché proporzionate a 96MB e non più 32MB.

Ma ciò richiederebbe una produzione chiplet differente, cioè "normale" con latenze L3 32MB e con latenze maggiori per impilazione Cache.
Non so se la cosa possa essere risolta tramite il firmware interno.

Quindi, non sarebbe possibile, invece, una L3 divisa a blocchi? Se i blocchi fossero sempre da 32MB, la latenza sarebbe la stessa, divisa in pagine.

Magari la L3 su chiplet potrebbe cambiare il funzionamento in cache di indirizzi per la L3 impilata... o magari in futuro potrebbe essere pure una cache da Mb e non MB, con 8 cache parallele, stessa latenza di una 32MB ma con 256MB.

[Ale55andr0]

Originariamente inviato da paolo.oliva2

Io non credo possano esserci aumenti di banda diretta... forse indirettamente, perché con una dimensione maggiore, sarà più probabile trovare il dato senza ricorrere alla ram di sistema.

non mi sono spiegato bene ...a prescindere dai benefici più o meno ampi, intendevo, è possibile unificare in una unica cache condivisa la 3dv-cache della cpu con la infinity cache della gpu? o ci sono interdipendenze per le quali devono essere fisicamente dedicate e separate in ogni caso? Cioè, una APU con CPU zen4 e gpu RDNA2 avrà le due "super cache" separate e quindi dedicate o unificate come unico pool condiviso, ecco che intendevo

[floop]

Originariamente inviato da Spitfire84

ti consiglio di installare la penultima versione dei driver del chipset (2.7 anzichè la 3.0). A me l'ultima versione ha creato diversi problemi:
- errore in fase di installazione risolto disinstallando la precedente versione e installando la nuova;
- impossibilità di disinstallazione, risolta sovrainstallando i 2.7 ai 3.0;
- spegnimenti improvvisi del pc sotto carico (devo ancora capire se erano i driver del chipset, ma è molto probabile).

per ora nulla... sgrat sgrat

[leoneazzurro]

Originariamente inviato da paolo.oliva2

Una domanda tecnica sulla cache impilata.

Partiamo dal discorso che la latenza delle cache è direttamente proporzionale alla dimensione, cioè un cache da 32MB è ovvio che abbia latenze superiori vs una a 32KB.

Un chiplet Zen3 è prodotto con 32MB di memoria L3 e ha delle latenze per 32MB.

Ora, se impiliano altri 64MB di L3, la mamoria aumenterebbe a 96MB... e la logica vorrebbe che le latenze aumenterebbero perché proporzionate a 96MB e non più 32MB.

Ma ciò richiederebbe una produzione chiplet differente, cioè "normale" con latenze L3 32MB e con latenze maggiori per impilazione Cache.
Non so se la cosa possa essere risolta tramite il firmware interno.

Quindi, non sarebbe possibile, invece, una L3 divisa a blocchi? Se i blocchi fossero sempre da 32MB, la latenza sarebbe la stessa, divisa in pagine.

Magari la L3 su chiplet potrebbe cambiare il funzionamento in cache di indirizzi per la L3 impilata... o magari in futuro potrebbe essere pure una cache da Mb e non MB, con 8 cache parallele, stessa latenza di una 32MB ma con 256MB.

Dipende da come verrà realizzato l'impilamento, se verrà modificata l'associatività, ecc. Per il momento non ci sono dettagli in merito, l'impressione avuta da quello che ho letto comunque è che si avrà "solo" un aumento della capacità totale con un modesto aumento delle latenze (che è la soluzione più semplice). Avere più cache L3 in parallelo sarebbe possibile tecnicamente ma non credo verrà mai implementata per il semplice motivo che la cache L3 viene utilizzata per l'interscambio dei dati tra i core in un CCX. Una segmentazione orizzontale significherebbe che un core che deve prendere un dato che sta in una cache di un altro core dovrebbe passare per la RAM, a meno di non avere una gestione "virtuale" come nella CPU IBM (che complica comunque le cose). Piuttosto si parla di avere una cache L3/L4 di grandi dimensioni condivisa tra tutti i core e tutti i chiplet (un'estensione di quello che AMD farà con le GPU Navi 31/32 e concettualmente similare alle HBM RAM di alcune soluzioni della famiglia Sapphire Rapids di Intel )

[paolo.oliva2]

"Does an AMD Chiplet Have a Core Count Limit?" https://www.anandtech.com/show/16930...re-count-limit

[paolo.oliva2]

Quell'articolo di Anand è scritto bene, ma io mi perdo.

Però per me l'impilazione è un aiuto non da poco, e cerco di spiegarmi.

Con Zen1 il problema era la condivisione L3 tra i CCX X4 e i CCX negli altri die
Con Zen2 tramite motherchip si riduce la latenza tra le L3 inter-die, e con Zen3 si passa al CCX X8.

Zen4 sembra avrà sempre CCX X8 e per arrivare a 96 core ci sarebbero 2 chiplet in più, ma non su potrà arrivare a 12 chiplet X8 per i 128 core di Zen5.

Ora, realizzando un CCX X12 o X16 si risolverebbe, ma oltre alla complessità, danneggerebbe il costo perché vaumenterebbe il taglio core minimo.

Ma con l'impilazione, avremmo sempre una produzione CCX X8 con X L3, ma un chiplet potrebbe essere sia X8 che X16 (impilando 2 CCX e relativa L3), una L3 condivisa e inclusiva. Cioè, sarebbe come avere un CCX X16 con R&D a costo quasi zero.

[paolo.oliva2]

Sono segnalate diminuzioni di prezzo per tutta la linea Zen3, inferiori al prezzo di listino.
Nel contempo circolano voci che Zen3+ sia già in produzione.

Io consiglierei di aspettare ad acquistare un Zen3, perché, mia opinione, difficilmente Zen3+ avrà un prezzo/prestazioni peggiore, perché se Zen3+ confermerà un +15% do performances, difficilmente troveremo una forbice del 15% nel listino.
Considerando Alder prezzato su prezzo/prestazioni simile a Zen3 e il top 12900K sopra ad un 5900X, dovrebbe costringere AMD a prezzare di conseguenza un Zen3+ 5950X. Più il 12900K sarà competitivo, meno costerà Zen3+. Sono dell'idea che Zen3+ possa essere prezzato come il listino di Zen3.. ed è ovvio che se un 5950X Zen3+ costerà 700€, difficilmente un Zen3 5950X sui 610€.

[Gyammy85]

Originariamente inviato da paolo.oliva2

Sono segnalate diminuzioni di prezzo per tutta la linea Zen3, inferiori al prezzo di listino.
Nel contempo circolano voci che Zen3+ sia già in produzione.

Io consiglierei di aspettare ad acquistare un Zen3, perché, mia opinione, difficilmente Zen3+ avrà un prezzo/prestazioni peggiore, perché se Zen3+ confermerà un +15% do performances, difficilmente troveremo una forbice del 15% nel listino.
Considerando Alder prezzato su prezzo/prestazioni simile a Zen3 e il top 12900K sopra ad un 5900X, dovrebbe costringere AMD a prezzare di conseguenza un Zen3+ 5950X. Più il 12900K sarà competitivo, meno costerà Zen3+. Sono dell'idea che Zen3+ possa essere prezzato come il listino di Zen3.. ed è ovvio che se un 5950X Zen3+ costerà 700€, difficilmente un Zen3 5950X sui 610€.

Io dico di non aspettarsi svendite perché amd adesso si è rifatta il nome e non calerà il listino solo perché alder lake va meno ma con stile...inoltre un calo dei prezzi di zen 3 è fisiologico, è passato quasi un anno e lo shortage è finito, ad esempio l'anno scorso si trovavano i 3900x a 400 euro

[leoneazzurro]

Originariamente inviato da paolo.oliva2

Quell'articolo di Anand è scritto bene, ma io mi perdo.

Però per me l'impilazione è un aiuto non da poco, e cerco di spiegarmi.

Con Zen1 il problema era la condivisione L3 tra i CCX X4 e i CCX negli altri die
Con Zen2 tramite motherchip si riduce la latenza tra le L3 inter-die, e con Zen3 si passa al CCX X8.

Zen4 sembra avrà sempre CCX X8 e per arrivare a 96 core ci sarebbero 2 chiplet in più, ma non su potrà arrivare a 12 chiplet X8 per i 128 core di Zen5.

Ora, realizzando un CCX X12 o X16 si risolverebbe, ma oltre alla complessità, danneggerebbe il costo perché vaumenterebbe il taglio core minimo.

Ma con l'impilazione, avremmo sempre una produzione CCX X8 con X L3, ma un chiplet potrebbe essere sia X8 che X16 (impilando 2 CCX e relativa L3), una L3 condivisa e inclusiva. Cioè, sarebbe come avere un CCX X16 con R&D a costo quasi zero.

Nell'articolo vengono spiegate le diverse tecniche di interconnessione tra i core su uno stesso CCX, con relativi vantaggi e svantaggi, vengono dati chiarimenti sulla possibile interconnessione utilizzata da AMD (un ring bus, ma con qualche "secret sauce" che gli consente di avere quasi le prestazioni di un crossbar) e sulle possibilità di scalare per AMD a più di 8 core per "segmento", il che non è influenzato dall'impilamento a livello logico, in quanto si tratta di aumentare il numero di client del bus/crossbar/mesh. Cosa che ovviamente fa salire i costi in termini di area e potenza dell'interconnessione stessa. L'impilamento può fornire delle soluzioni più performanti all'interconnessione tra core e die bisogna capire come e se verrà sfruttato in questo particolare ambito (si faceva l'esempio di un interposer esterno con delle connessioni mesh sul quale "scaricare" il compito dell'interconnessione tra i core e i die).

[affiu]

Originariamente inviato da paolo.oliva2

Sono segnalate diminuzioni di prezzo per tutta la linea Zen3, inferiori al prezzo di listino.
Nel contempo circolano voci che Zen3+ sia già in produzione.

Io consiglierei di aspettare ad acquistare un Zen3, perché, mia opinione, difficilmente Zen3+ avrà un prezzo/prestazioni peggiore, perché se Zen3+ confermerà un +15% do performances, difficilmente troveremo una forbice del 15% nel listino.
Considerando Alder prezzato su prezzo/prestazioni simile a Zen3 e il top 12900K sopra ad un 5900X, dovrebbe costringere AMD a prezzare di conseguenza un Zen3+ 5950X. Più il 12900K sarà competitivo, meno costerà Zen3+. Sono dell'idea che Zen3+ possa essere prezzato come il listino di Zen3.. ed è ovvio che se un 5950X Zen3+ costerà 700€, difficilmente un Zen3 5950X sui 610€.

Per forza, non dimenticando che c'è l'effetto novità(ddr5)....quindi una certa curiosità suscita; chi arriva prima susciterrà più interesse, anche se credo che sempre verso natale (inteso come disponibilità sufficiente sul mercato) più o meno se ne discute...
A quel punto basta una slide al CES 2022 di zen4 con un bel video e svanisce nuovamente ogni sogno!
....intanto vediamo all'opera questa 3D vcache e certamente zen4 ci sembrerà sempre più una specie di reattore con un SMT2 ed un throughput che sia ''vicino'' a RDNA3 o 4 che è un chiplet, e poi finalmente si potrà dire: hybrid NATIVE G-CPU
PS. la cosa è delicata da tanti punti di vista, maggiormente l'aspetto costo/fattibilità; in teoria dovrebbe ''ritornare'' la parola HBM....i tempi dovrebbero essere maturi con 5nm.
Partendo dal loro punto di vista ROSSO:
https://www.amd.com/en/technologies/hbm
https://en.wikipedia.org/wiki/Through-silicon_via
https://en.wikipedia.org/wiki/Three-...grated_circuit

Originariamente inviato da paolo.oliva2

...cut
Ma con l'impilazione, avremmo sempre una produzione CCX X8 con X L3, ma un chiplet potrebbe essere sia X8 che X16 (impilando 2 CCX e relativa L3), una L3 condivisa e inclusiva. Cioè, sarebbe come avere un CCX X16 con R&D a costo quasi zero.

Bravo ....ma perchè lo scopo resta sempre quello....zen4 deve essere all'altezza, intendo in termini di IGPU.
https://cdn.mos.cms.futurecdn.net/ft...Drf-480-80.jpg
E' facile immaginare un ''sandwich'' , appunto come dici un ccx da x16, che poi sono 2 ccx da 8core ma incollati uno sopra l'altro con tanti TSV.

Io mi aspetto che col 3 nm facciano una specie di chip ibrido con un pluri-''sandwich'' in cui tramite questi TSV, che poi non sono altro che collegamenti, riescono a impilare oltre la cache e cpu, pure una gpu-chiplet(che sia RDNA3 O 4 non ha importanza, quando sarà).
In altre parole e sulla carta, RDNA3 dovrebbe apportare un altro 50% di performance/watt e idem RDNA4 !!!...ragazzo.
...è un salto che non hai idea (e neppure io ) nell'ambito gpu!....
Perchè in fondo se aumentano i transistor ed i collegamenti restano sempre i colli che non vanno di pari passo, almeno in un chip a costruzione orizzontale, ma magari in una costruzione verticale ( Cu-Cu&TSV --die-to-die, die-to-wafer, and wafer-to-wafer) si riesca a toppare questo fattore lento in termini di collegamento, rispetto ai core sempre più veloci.