[Thread Ufficiale] CPU Zen 14/12/7nm: AMD Ryzen!

[bonzoxxx]

Originariamente inviato da paolo.oliva2

"Il viaggio di EPYC continua a Milano nell'Edge Server di 11a generazione di Cloudflare" https://blog.cloudflare.com/the-epyc...n-edge-server/

È un articolo che spiega il perché della scelta di Epyc e i guadagni in prestazioni ed efficienza

Un mostro di potenza in un formato compatto, che spettacolo, grazie per il link Paolo.

[conan_75]

Originariamente inviato da bonzoxxx

Un mostro di potenza in un formato compatto, che spettacolo, grazie per il link Paolo.

Io sono indeciso se vendere la 1660 super che adesso vale il doppio del suo prezzo e farmi un 5700g.
Non uso giochi.

[paolo.oliva2]

Cominciano gli inciuccio

https://www.bitsandchips.it/software...male-con-ryzen

presrazioni Zen inferiori a windows 10.

Senza parole.
Quando lo scheduler di windows gesriva meglio i proci Intel, si giustificava come motivo che Intel era numericamente più presente. Io ho seri dubbi che Alder otterrà più vendite di Zen3/Zen3+ e mettiamoci pure Zen4.

Oltre a ciò... è una situazione irreale. Vi immaginate, era Zen, uno scheduler windows fatto per Zen che danneggiasse Intel? Sono serviti ben 2 anni perchè Microsoft lo ottimizzasse per Zen.

[Tigre.]

Originariamente inviato da paolo.oliva2

Cominciano gli inciuccio

https://www.bitsandchips.it/software...male-con-ryzen

presrazioni Zen inferiori a windows 10.

Senza parole.
Quando lo scheduler di windows gesriva meglio i proci Intel, si giustificava come motivo che Intel era numericamente più presente. Io ho seri dubbi che Alder otterrà più vendite di Zen3/Zen3+ e mettiamoci pure Zen4.

Oltre a ciò... è una situazione irreale. Vi immaginate, era Zen, uno scheduler windows fatto per Zen che danneggiasse Intel? Sono serviti ben 2 anni perchè Microsoft lo ottimizzasse per Zen.

In effetti è davvero una carognata, un sistema operativo dovrebbe essere imparziale e strutturato per supportare convenientemente tutte le CPU a prescindere dal brand che le produce, complimenti MS per esserti venduta come da tradizione al socio in affari....

[paolo.oliva2]

Ci sono delle speculazioni sulla L3 impilata di Zen3+.

L'articolo parla del nuovo procio IBM e di come è impiegata la cache. Ma in tutto l'articolo, stranamente si fa sempre la comparazione a Zen3... ed alla fine... si chiede ai tecnici IBM se la cache 3D di AMD potrebbe lavorare in modo simile???

Non so il motivo... ma quello che mi viene da pensare, è che qualcuno dubiti che solo aumentando la L3 si possa avere un incremento del 15% e che in realtà ci sia un approccio simile ad IBM.

"IBM ha appena avuto un'anteprima del futuro delle cache?" https://www.anandtech.com/show/16924...ture-of-caches

[paolo.oliva2]

Rispetto al mio post precedente, ho letto dei commenti in merito... ma ci ho capito poco (direi nulla).

Boh... faccio un sunto da ubriaco.

La L3 impilata sul CCX avrebbe funzioni di L4.. teorizzando il guadagno tra averla sul motherchip e già sul chiplet.

oppure

Una L3 a blocchi. Cioè, il guadagno della cache è nel bilanciamento tra latenze (che sono proporzionate alla capacità) e il guadagno di trovare il dato senza andare nella DDR.
Se si dividesse una L3 da 256MB in 4 L3 da 64MB, si potrebbe combinare una latenza bassa per 64MB ad una capacità più alta.

oppure

Ambedue.

A prescindere da queste fantasie, il punto di vantaggio dell'impilazione, secondo me, è nell'ottenere un sistema MCM che alla fine è realizzato tutto in un die.

Facendo un esempio, il paradosso dell'MCM è nel punto di incontro con la nanometria silicio. Se sul 7nm si è passati a CCX X8, il 5nm permetterebbe un CCX X12 e il 3nm un CCX X16. Ma è ovvio che più si aumenta il numero dei core, più perderebbe senso il discorso MCM, inteso non solo come resa ma anche come costo progettuale.

L'impilazione è letteralmente una manna, perché se impilassimo un CCX X8 al motherchip e ad un altro CCX X8, otterremmo un CCX X16 nella risultante, ma con costi produzione/progettuale da CCX X8.

P.S.
Il CCX è fondamentalmente più core con L1 e L2 proprietarie a core con una L3 condivisa per n core del CCX. L'interscambio dei dati tra CCX avviene tramite le L3 di ciascun CCX.
Con l'impilazione, potremmo ottenere L3 native "piccole" che unite realizzano grandi dimensioni, e diventa inutile realizzare CCX con più core semplicemente condividendo le L3 (che sono già lì).

Il know-OUT offerto da TSMC è enorme (Lisa Su riporta che l'hanno realizzato insieme ad AMD, ma io non ci credo), e a questo si aggiunge pure il proprietario sistema di raffreddamento dell'impilazione (sempre TSMC) del die.
Se AMD sarà in grado di sfruttare tutto il potenziale offerto da TSMC, non lo so, ma per certo AMD potrebbe fare di tutto di più,

[leoneazzurro]

No, la cache impilata non funziona come cache L4, funziona come cache L3 estesa e stop (I chip stacked si comportano praticamente come se fossero un die unico di dimensioni maggiori, con talvolta qualche piccola penalità in termini di latenza). Non c'entra nulla con l'approccio del nuovo processore di IBM che tralaltro non usa L3 ma sfrutta una L2 di capacità enorme che simula una L3 "virtuale" andando a mettere i dati nella L2 non utilizzata di altri core. Non solo, ma avendo una struttura multi die, il dato può essere messo anche nella L2 di un core che sta in un altro chip e marcato come cache L4 "virtuale". Nell'articolo facevano le comparazioni con Zen perché AMD per ora ha avuto un approccio molto tradizionale alla gerarchia della cachee si chiedevano che cosa potrebbe succedere se la V-cache potesse essere utilizzata come estensione della L2 in una maniera simile a quella di IBM. Nel caso di IBM il vantaggio sta nel fatto che si utilizza la stessa area che sarebbe usata per una L3 condivisa di grandi dimensioni per avere invece una L2 molto grande. Lo svantaggio è che le latenze di questa L2 e delle L3-L4 "virtuali" sono più alte rispetto a quelle di una gerarchia tradizionale, per cui il bilanciamento dipende molto dall'hit rate dei dati nella cache L2 (tipo di carico di lavoro). Inoltre, la gestione di queste cache virtuali è piuttosto complessa e potrebbe richiedere un bel pezzo di area in termini di silicio, giustificabile forse in sistemi server ma non in quelli desktop (e pare potrebbero esserci problemi di sicurezza dei dati in quanto potenzialmente si hanno dati di un processo che sono disponibili nella cache di un core diverso da quello sul quale quel processo è eseguito). Senza contare che, andando verso package multidie e stacked, aggiungere cache di livello 3 e 4 (molto meno sensibili prestazionalmente a seconda del carico di lavoro) diventa molto più semplice (esempio: la prossima generazione di Xeon "Sapphire Rapids" avrà versioni che utilizzeranno della memoria HBM sul package per fungere da amplificatore di banda/riduzione latenza verso la memoria, similmente ad una L4 o ad Optane).

PS: impilare più stack costa di più, perché le aree di silicio si sommano dovendo ogni chip dello stack essere realizzato su un wafer diverso... I vantaggi dello stacking sono quelli di poter costruire un sistema modulare con costo dei vari blocchi relativamente basso (uso pochi blocchi fondamentali per costruire sistemi di diversa potenza di calcolo e capacità di cache, ogni blocco costa meno a livello di performance/area totale rispetto ad un monolitico che ha per forza di cosa rese inferiori) e di superare le barriere sulla dimensione massima dei chip (es. i processori EPYC hanno un area totale di silicio che è intorno ai 1000 mm^2, impossibile da realizzare monoliticamente, con Genoa si supereranno queste dimensioni, con le versioni stacked si andrà verso i 2000 mm^2 di silicio).

[floop]

raga ho un pc con ryzen 2600 e la msi b450 carbon pro ac wifi.

ma dite di installare Ryzen Master, StoreMI e i driver del chipset?

sopratutto gli ultimi, non se la vede Windows 10 21h1?

[skadex]

i driver del chipset assolutamente sì, evita che sia windows a farlo perchè succedono sempre casini.
Il resto è opzionale in base ai tuoi utilizzi.

[Randa71]

Originariamente inviato da paolo.oliva2

Cominciano gli inciuccio

https://www.bitsandchips.it/software...male-con-ryzen

presrazioni Zen inferiori a windows 10.

Senza parole.
Quando lo scheduler di windows gesriva meglio i proci Intel, si giustificava come motivo che Intel era numericamente più presente. Io ho seri dubbi che Alder otterrà più vendite di Zen3/Zen3+ e mettiamoci pure Zen4.

Oltre a ciò... è una situazione irreale. Vi immaginate, era Zen, uno scheduler windows fatto per Zen che danneggiasse Intel? Sono serviti ben 2 anni perchè Microsoft lo ottimizzasse per Zen.

sarà......ma io sto provando win11 con un 5950x e una 3090 ma non ho notato peggioramenti in prestazioni rispetto a win10....bench fatti a 1080p...subito a spararla...veramente si crede proprio a tutto quello che si legge...senza contare che win11 non è ancora uscito quindi stiamo parlando di beta.....

[conan_75]

Originariamente inviato da Randa71

sarà......ma io sto provando win11 con un 5950x e una 3090 ma non ho notato peggioramenti in prestazioni rispetto a win10....bench fatti a 1080p...subito a spararla...veramente si crede proprio a tutto quello che si legge...senza contare che win11 non è ancora uscito quindi stiamo parlando di beta.....

Più che altro l’autorevole fonte erano due che cianciarravano su una chat senza manco mezzo dato oggettivo…

[Spitfire84]

Originariamente inviato da floop

raga ho un pc con ryzen 2600 e la msi b450 carbon pro ac wifi.

ma dite di installare Ryzen Master, StoreMI e i driver del chipset?

sopratutto gli ultimi, non se la vede Windows 10 21h1?

ti consiglio di installare la penultima versione dei driver del chipset (2.7 anzichè la 3.0). A me l'ultima versione ha creato diversi problemi:
- errore in fase di installazione risolto disinstallando la precedente versione e installando la nuova;
- impossibilità di disinstallazione, risolta sovrainstallando i 2.7 ai 3.0;
- spegnimenti improvvisi del pc sotto carico (devo ancora capire se erano i driver del chipset, ma è molto probabile).

[affiu]

Originariamente inviato da Randa71

sarà......ma io sto provando win11 con un 5950x e una 3090 ma non ho notato peggioramenti in prestazioni rispetto a win10....bench fatti a 1080p...subito a spararla...veramente si crede proprio a tutto quello che si legge...senza contare che win11 non è ancora uscito quindi stiamo parlando di beta.....

Ma secondo me, non è solo un fattore di credere o meno....ma quanto, eventualmente, a pensare quale metodo di ''concezione'' possa vincere tra: MCM vs Big core&Small core.

Chiaramente niente è scontato....ma comunque l'ultimo canto del cigno si sta per compiere, chiaramente nel high desktop, in cui il numero di core è contenuto e anche un piccolissimo grido di speranza possa rimbombare come una esplosione nucleare!
Purtroppo si deve dare a Cesare quel che di cesare ed a Dio quel che di Dio, ....gli azionisti e tutto il mondo di investitori ''ha'' bisogno di questo grido di speranza; ...io francamente non credo, finche non vedo sul capo (con pro e contro sul campo), che questo approccio possa, in maniera insinuosa, rappresentare una certà e corposa difficoltà ad ottenere una qualche ''forma'' di aumento core.

Quindi ''è giusto'' sentire parole come ''scacciare'' un 5950x e robe simili, quanto mi fa sorridere che poi dopo che proseguo ci possa essere?...un ulteriore aumento di core sempre con la stessa tecnica big e small in futuro?
Ma come successe che ci sia stata una corposa migrazione dal blu al rosso con l'uscita dei ryzen 5000.....quando ci sarà zen4 la migrazione sarà totale e completa e non credo che NEANCHE la passione per un colore possa fermare tutto questo.
Poi si può parlare fino all'infinito, ma già solo un valore aggiunto con l'adozione di NAVI(RDNA2) al posto di VEGA(GCN) nelle cpu zen assieme al MCM non lascerà nessun puntino su ciascuna i !
Se con zen3 gli hanno scacciato la testa,con ZEN4 li sotterrano senza nessuna pietà: questo, seppur possa sembrare strano, è quello che succederà e vedremo.....a voglia di slide e numeri e bla bla che non potranno fermare l'avanzata ROSSA!.....e il blu lo sa benissimo che scampo non ce ne sarà neppure con la corsa al SANTO 3nm di TMSC, ma chiaramente è solo una mia visione fantasiosa.

[paolo.oliva2]

Originariamente inviato da leoneazzurro

No, la cache impilata non funziona come cache L4, funziona come cache L3 estesa e stop (I chip stacked si comportano praticamente come se fossero un die unico di dimensioni maggiori, con talvolta qualche piccola penalità in termini di latenza). Non c'entra nulla con l'approccio del nuovo processore di IBM che tralaltro non usa L3 ma sfrutta una L2 di capacità enorme che simula una L3 "virtuale" andando a mettere i dati nella L2 non utilizzata di altri core. Non solo, ma avendo una struttura multi die, il dato può essere messo anche nella L2 di un core che sta in un altro chip e marcato come cache L4 "virtuale". Nell'articolo facevano le comparazioni con Zen perché AMD per ora ha avuto un approccio molto tradizionale alla gerarchia della cachee si chiedevano che cosa potrebbe succedere se la V-cache potesse essere utilizzata come estensione della L2 in una maniera simile a quella di IBM. Nel caso di IBM il vantaggio sta nel fatto che si utilizza la stessa area che sarebbe usata per una L3 condivisa di grandi dimensioni per avere invece una L2 molto grande. Lo svantaggio è che le latenze di questa L2 e delle L3-L4 "virtuali" sono più alte rispetto a quelle di una gerarchia tradizionale, per cui il bilanciamento dipende molto dall'hit rate dei dati nella cache L2 (tipo di carico di lavoro). Inoltre, la gestione di queste cache virtuali è piuttosto complessa e potrebbe richiedere un bel pezzo di area in termini di silicio, giustificabile forse in sistemi server ma non in quelli desktop (e pare potrebbero esserci problemi di sicurezza dei dati in quanto potenzialmente si hanno dati di un processo che sono disponibili nella cache di un core diverso da quello sul quale quel processo è eseguito). Senza contare che, andando verso package multidie e stacked, aggiungere cache di livello 3 e 4 (molto meno sensibili prestazionalmente a seconda del carico di lavoro) diventa molto più semplice (esempio: la prossima generazione di Xeon "Sapphire Rapids" avrà versioni che utilizzeranno della memoria HBM sul package per fungere da amplificatore di banda/riduzione latenza verso la memoria, similmente ad una L4 o ad Optane).

PS: impilare più stack costa di più, perché le aree di silicio si sommano dovendo ogni chip dello stack essere realizzato su un wafer diverso... I vantaggi dello stacking sono quelli di poter costruire un sistema modulare con costo dei vari blocchi relativamente basso (uso pochi blocchi fondamentali per costruire sistemi di diversa potenza di calcolo e capacità di cache, ogni blocco costa meno a livello di performance/area totale rispetto ad un monolitico che ha per forza di cosa rese inferiori) e di superare le barriere sulla dimensione massima dei chip (es. i processori EPYC hanno un area totale di silicio che è intorno ai 1000 mm^2, impossibile da realizzare monoliticamente, con Genoa si supereranno queste dimensioni, con le versioni stacked si andrà verso i 2000 mm^2 di silicio).

Ok
Da qualche parte avevo letto che la cache impilata aveva un costo di 24$, o 27$, non ricordo bene e non ho il link, e non era specificato se solo costo silicio o comprensivo di package

Comunque al discorso di impilazione si aggiunge anche la tecnologia di raffreddamento verticale sempre di TSMC, che in pratica farebbe impilazione, raffreddamento e package

Comunque i vantaggi della cache impilata sono enormi.
AMD ha dovuto portare il CCX a 8 core per diminuire gli stalli inter-CCX/core.
Con una cache L3 impilata, AMD potrebbe non avere bisogno di aumentare i core del CCX
Considerando che l'impilazione può collegare oltre alla L3 anche CCX ed altro, di fatto si potrebbe avere 1 CCX X8 sotto ed un CCX X8 sopra con in mezzo una L3 condivisa.

[Ale55andr0]

parlando proprio della cache, domanda per i più tecnici fra voi: in una ipotetica apu next gen AMD la infinitycache e la 3dv-cache cache potrebbero essere realizzate come unica cache di grandi dimensioni condivisa tra cpu e gpu, o resterebbero due cose distinte e separate fisicamente le une dalle altre essendo una dedicata alle istruzioni delle cpu e l'altra per fornire più banda alla gpu?

[paolo.oliva2]

"AMD Ryzen 6000 "Rembrandt" APUs are allegedly in mass producition - VideoCardz.com" https://videocardz.com/newz/amd-ryze...ss-producition

[paolo.oliva2]

Originariamente inviato da Ale55andr0

parlando proprio della cache, domanda per i più tecnici fra voi: in una ipotetica apu next gen AMD la infinitycache e la 3dv-cache cache potrebbero essere realizzate come unica cache di grandi dimensioni condivisa tra cpu e gpu, o resterebbero due cose distinte e separate fisicamente le une dalle altre essendo una dedicata alle istruzioni delle cpu e l'altra per fornire più banda alla gpu?

Io non credo possano esserci aumenti di banda diretta... forse indirettamente, perché con una dimensione maggiore, sarà più probabile trovare il dato senza ricorrere alla ram di sistema.

[paolo.oliva2]

Una domanda tecnica sulla cache impilata.

Partiamo dal discorso che la latenza delle cache è direttamente proporzionale alla dimensione, cioè un cache da 32MB è ovvio che abbia latenze superiori vs una a 32KB.

Un chiplet Zen3 è prodotto con 32MB di memoria L3 e ha delle latenze per 32MB.

Ora, se impiliano altri 64MB di L3, la mamoria aumenterebbe a 96MB... e la logica vorrebbe che le latenze aumenterebbero perché proporzionate a 96MB e non più 32MB.

Ma ciò richiederebbe una produzione chiplet differente, cioè "normale" con latenze L3 32MB e con latenze maggiori per impilazione Cache.
Non so se la cosa possa essere risolta tramite il firmware interno.

Quindi, non sarebbe possibile, invece, una L3 divisa a blocchi? Se i blocchi fossero sempre da 32MB, la latenza sarebbe la stessa, divisa in pagine.

Magari la L3 su chiplet potrebbe cambiare il funzionamento in cache di indirizzi per la L3 impilata... o magari in futuro potrebbe essere pure una cache da Mb e non MB, con 8 cache parallele, stessa latenza di una 32MB ma con 256MB.

[Ale55andr0]

Originariamente inviato da paolo.oliva2

Io non credo possano esserci aumenti di banda diretta... forse indirettamente, perché con una dimensione maggiore, sarà più probabile trovare il dato senza ricorrere alla ram di sistema.

non mi sono spiegato bene ...a prescindere dai benefici più o meno ampi, intendevo, è possibile unificare in una unica cache condivisa la 3dv-cache della cpu con la infinity cache della gpu? o ci sono interdipendenze per le quali devono essere fisicamente dedicate e separate in ogni caso? Cioè, una APU con CPU zen4 e gpu RDNA2 avrà le due "super cache" separate e quindi dedicate o unificate come unico pool condiviso, ecco che intendevo

[floop]

Originariamente inviato da Spitfire84

ti consiglio di installare la penultima versione dei driver del chipset (2.7 anzichè la 3.0). A me l'ultima versione ha creato diversi problemi:
- errore in fase di installazione risolto disinstallando la precedente versione e installando la nuova;
- impossibilità di disinstallazione, risolta sovrainstallando i 2.7 ai 3.0;
- spegnimenti improvvisi del pc sotto carico (devo ancora capire se erano i driver del chipset, ma è molto probabile).

per ora nulla... sgrat sgrat