[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[bjt2]

Originariamente inviato da Pihippo

Ciao
Cio è vero, in alcuni casi il k10 può riuscire ad eseguire fino a 6 uops ad esempio in istruzioni del tipo load\execute (Add eax,[edi] ;Add ebx,[edi+4]) ma il dispatch invia al massimo 3 mops, (ovvero sempre 3 anche se alcune volte come in caso di basso ILP v'erano delle nop)le quali poi in seguito vengono scisse in uops, quindi il totale massimo "escluso" lo scheduler scemo sia 6 uops per ciclo (se arrivava a 4 era abbastanza direi)
Bd invece ne da in pasto 4 mops , quindi a meno che le agen non facciano anche da semplici adder e qualche funzione logica mi pare solo uno spreco di risorse (dare di più di quello che nel caso perfetto potresti fare)
Spero di essermi espresso in maniera comprensibile

Il decoder decodifica 4 uops per ciclo, ma a thread (e core) alterni. Sparare 4 istruzioni ALU per core sarebbe stato uno spreco. Le 4 uops sono 2 ALU + 2 AGU. Anche se si suppone che tutte le istruzioni siano reg-reg sono comunque 4 operazioni ALU ogni 2 cicli di clock e quindi bastano 2 ALU. Se invece supponiamo tutte istruzioni mem/reg e reg/mem, sono 4 uops ALU + 4 uops AGU ogni 2 cicli di clock, ossia giusto il max del core int... Come vedi il tutto è perfettamente dimensionato per il caso peggiore con 2 threads. E' chiaro che con un solo trhead attivo il decoder è sovradimensionato...

Originariamente inviato da cionci

Imho IB sarebbe di poco più piccolo.

Io credo che qualche ES di Thuban a 32nm se lo siano fatto Anche perché altrimenti non avrebbero avuto un riferimento vero e proprio.

Può darsi. Ma all'ISSCC del 2010 (quest'anno) hanno presentato il paper del core Llano a 32nm, presentandolo come core x86-64 in 10^mm2 capace di oltre 3 GHz e tutti gli accorgimenti di risparmio energetico che sappiamo... Io penso che si riferiscano a quello, visto che parliamo dell'ISSCC del 2011 (anno successivo) che si terrà a Febbraio...

[Pihippo]

Originariamente inviato da bjt2

Il decoder decodifica 4 uops per ciclo, ma a thread (e core) alterni. Sparare 4 istruzioni ALU per core sarebbe stato uno spreco. Le 4 uops sono 2 ALU + 2 AGU. Anche se si suppone che tutte le istruzioni siano reg-reg sono comunque 4 operazioni ALU ogni 2 cicli di clock e quindi bastano 2 ALU. Se invece supponiamo tutte istruzioni mem/reg e reg/mem, sono 4 uops ALU + 4 uops AGU ogni 2 cicli di clock, ossia giusto il max del core int... Come vedi il tutto è perfettamente dimensionato per il caso peggiore con 2 threads. E' chiaro che con un solo trhead attivo il decoder è sovradimensionato...

Ciao

Hai ragione, 4 mop dal dispatch buffer che entrano nello scheduler, sono dimensionati per 4 alu e 4 agu, ovvero per 2 core int.

[bjt2]

Originariamente inviato da Pihippo

Ciao

Hai ragione, 4 mop dal dispatch buffer che entrano nello scheduler, sono dimensionati per 4 alu e 4 agu, ovvero per 2 core int.

E la coda è grande sia per fare da accumulatore, perchè il decoder va benissimo se tutte le operazioni ALU sono da 1 ciclo di clock, ma esistono le MUL e DIV, sia perchè il flusso è massimo 4 mop (4 ALU +4 AGU) ogni 2 cicli di clock per core... Quindi con una coda grande non solo c'è più margine per riordinare le istruzioni, ma c'è scarsissima probabilità che un core INT si giri i pollici per colpa del decode "a singhiozzo"...

[capitan_crasy]

Originariamente inviato da cionci

Io credo che qualche ES di Thuban a 32nm se lo siano fatto Anche perché altrimenti non avrebbero avuto un riferimento vero e proprio.

Credo che sia altamente improbabile aver sviluppato un 32nm di Thuban per non metterlo in commercio...
E' probabile che AMD abbia portato a 32nm qualcosa che assomigliava al core propus o comunque un K10 senza cache L3, per poi utilizzarlo per la costruzioni di Llano...
Non ha caso un anno fa si vociferava di una possibile messa in commercio di un die shrink a 32nm del K10...

[Pihippo]

Originariamente inviato da bjt2

E la coda è grande sia per fare da accumulatore, perchè il decoder va benissimo se tutte le operazioni ALU sono da 1 ciclo di clock, ma esistono le MUL e DIV, sia perchè il flusso è massimo 4 mop (4 ALU +4 AGU) ogni 2 cicli di clock per core... Quindi con una coda grande non solo c'è più margine per riordinare le istruzioni, ma c'è scarsissima probabilità che un core INT si giri i pollici per colpa del decode "a singhiozzo"...

Ciao
Certamente, inoltre lo scheduler anche se diviso per 2 core int è più grande di tutti quelli dedicati alle alu di un k10.
Guarda qui:http://citavia.blog.de/2010/09/15/a-...hings-9389561/
Un generico processore a 2 vie(e qui non conta nemmeno le 2 agu ma come se fosse 2 alu\agu) tiene testa ad uno 3 vie ed anzi lo supera, provare il file excel per credere!

[bjt2]

Originariamente inviato da Pihippo

Ciao
Certamente, inoltre lo scheduler anche se diviso per 2 core int è più grande di tutti quelli dedicati alle alu di un k10.
Guarda qui:http://citavia.blog.de/2010/09/15/a-...hings-9389561/
Un generico processore a 2 vie(e qui non conta nemmeno le 2 agu ma come se fosse 2 alu\agu) tiene testa ad uno 3 vie ed anzi lo supera, provare il file excel per credere!

Ho letto quel post, ma non ho mai provato l'excel... Buono a sapersi... Questo rafforza la mia teoria dello scheduler del K10 scemo & più scemo...

[marchigiano]

Originariamente inviato da paolo.oliva2

Quindi... se Intel con il 22nm non riuscirebbe ad avere un procio più piccolo di dimensioni (quindi non più proci a wafer rispetto ad AMD) e nemmeno un rapporto TDP/potenza superiore tale da richiedere un prezzo più alto perché il procio è + potente, in nome di che cosa potrebbe vendere un procio ad un prezzo doppio rispetto ad AMD? Magari con AMD che fa una politica di prezzi aggressiva. Non mi sembra una situazione che sarebbe impossibile da crearsi, anche perché differenze anche del 10% a favore di Intel, non sarebbero sufficienti a rendere giustificato prezzi differenti del 50-100% (ad esempio, quando AMD aveva i 940 a 250€, un prezzo per un i7 X4 3,2GHz a 600€ (non EE), poteva essere interessante... però ora con un 1090T a 180€ non è proponibile un SB a prezzi simili. Viceversa, SB X8 o IB X8 o X10, non avranno mai quel margine da poter giustificare prezzi del doppio o triplo rispetto ad un BD X8 o X10. Quindi, non possiamo dire che ad Intel basterà un 22nm simile al 32nm AMD, ma lo dovrebbe superare del 30-40% per poter applicare prezzi più alti per recuperare quanto speso. Non mi sembra così per scontato...

Però, e l'ho sottolineato pure prima, dobbiamo aspettare di vedere che IPC avrà BD, e che clock sarà in grado di applicare Intel ad SB X6 e X8, perché nel caso di prezzi bassi X6-X8, la migrazione della gente verso questi proci sarebbe molto veloce, quindi non possiamo prendere in considerazione solamente gli X4 dove la differenza TDP/frequenza tra SB e BD è inferiore, ma meglio gli X6 e X8, e qui le differenze al momento sarebbero davvero notevoli.

ricordati che i SB 1155 dovranno abbracciare la fascia da celeron (appena sopra atom) fino agli attuali i7-800, quindi si dovrebbero scontrare con llano in pratica, avendo come primi obiettivi i prezzi e consumi bassi

per la fascia superiore ci sarà 2011, che essendo 4 channel e non si sa quanti core e quanta cache di sicuro non avrà come primo obiettivo i consumi e i costi bassi, questo socket dovrà scontrarsi con BD credo...

[bjt2]

Originariamente inviato da marchigiano

ricordati che i SB 1155 dovranno abbracciare la fascia da celeron (appena sopra atom) fino agli attuali i7-800, quindi si dovrebbero scontrare con llano in pratica, avendo come primi obiettivi i prezzi e consumi bassi

per la fascia superiore ci sarà 2011, che essendo 4 channel e non si sa quanti core e quanta cache di sicuro non avrà come primo obiettivo i consumi e i costi bassi, questo socket dovrà scontrarsi con BD credo...

Capirai che un octacore 95W probabilmente 3.5GHz + 500 MHz di turbo sia difficile da battere nel rapporto consumo/prestazioni (sto parlando di BD... ) ... Forse è per questo che metteranno 4 canali e quantità industriali di cache L3?

[marchigiano]

attualmente di intel non si sa niente e di amd si è detto di tutto, quindi non mi faccio illusioni e aspetto i prodotti finiti

[Ares17]

Originariamente inviato da marchigiano

attualmente di intel non si sa niente e di amd si è detto di tutto, quindi non mi faccio illusioni e aspetto i prodotti finiti

Di BD si è detto pochissimo, e l'unica cosa che si continua a dire sono congetture fondate su quello che amd lascia intenzionalmente passare dal suo nda.
Credo che questa volta ci saranno un bel po' di fiorentine al fuoco al lancio a giudicare da come Intel stia marcando stretto.

[Ren]

Capirai che un octacore 95W probabilmente 3.5GHz + 500 MHz di turbo sia difficile da battere nel rapporto consumo/prestazioni (sto parlando di BD... ) ... Forse è per questo che metteranno 4 canali e quantità industriali di cache L3?

Sono due segmenti diversi. La serie EX di intel ha il quad channel così come gli MCM di AMD...

[malmo]

Originariamente inviato da Ren

Sono due segmenti diversi. La serie EX di intel ha il quad channel così come gli MCM di AMD...

i segmenti, come sempre, saranno determinati dai prezzi e vedremo quando sarà ora, chi si scontrerà contro chi.

[checo]

oddio adesso avete messo in mezzo anche ivy bridge?

[F1R3BL4D3]

Zacate e Ontario nel futuro di Acer (quasi sicuramente uno dei due considerando i due core e la grafica integrata a cui si è accennato). Se n'è parlato poco fa alla conferenza tenutasi a New York. Purtroppo non hanno rilasciato molte informazioni.

[checo]

Originariamente inviato da F1R3BL4D3

Zacate e Ontario nel futuro di Acer (quasi sicuramente uno dei due considerando i due core e la grafica integrata a cui si è accennato). Se n'è parlato poco fa alla conferenza tenutasi a New York. Purtroppo non hanno rilasciato molte informazioni.

scontata la cosa

[F1R3BL4D3]

Originariamente inviato da checo

scontata la cosa

Si, ma è uno dei primi annunci ufficiali. Adesso vediamo se qualche samples finisce anche in Italia prima che vengano ufficialmente lanciati sul mercato.

[paolo.oliva2]

Originariamente inviato da bjt2

Capirai che un octacore 95W probabilmente 3.5GHz + 500 MHz di turbo sia difficile da battere nel rapporto consumo/prestazioni (sto parlando di BD... ) ... Forse è per questo che metteranno 4 canali e quantità industriali di cache L3?

Sul discorso del dual-channel, three-channel e quad-channel... io non capisco perché si punta su questo come per dire che sia più potente.

Quello che voglio dire... cosa vogliamo pensare? Che AMD abbia realizzato un BD, con un'architettura the best per discorso TDP/prestazioni, su un silicio che gli permette frequenze top, come X4-X6 e X8, e poi si smerda perché gli appioppa un MC che gli farebbe il collo di bottiglia?

Mi sembra scontatissimo che l'MC di BD sarà a misura di BD, quindi più che sufficiente.

E questo è un fatto positivo per il prezzo del sistema, perché la mobo costerà meno, perché i banchi di ram da montare saranno inferiori di numero rispetto ad un 3-channel o 4-channel, quindi è tutto di guadagnato.

Mi sembra invece che qui si stia parlando come se chi avesse il 3-channel o 4-channel l'avesse più grosso... io invece la vedo più come performances risultanti uguali ma con spese ben maggiori, cioè io ci trovo molto di meno in vantaggi e niente di più in performances.

Originariamente inviato da Ren

Sono due segmenti diversi. La serie EX di intel ha il quad channel così come gli MCM di AMD...

Esatto, però forse ti sfugge questo:
gli MCM AMD per server hanno 12/16 core e sono formati rispettivamente da 2 BD X6 o X8, con ognuno un dual channel, ed il quad channel è la somma dei 2 MC dei 2 proci.
Ma questo di per sè cosa evidenzia? Che un BD X8 ha sempre un dual Channel e che gli "basta" nel suo impiego sia server che desktop, e non ci sarebbe alcuna differenza di performances a livello di die singolo.
Tra le versioni EX e gli stessi proci versione desktop, invece a me sembra che cambi radicalmente la cosa, aggiungendo anche L3 più piccole. Forse è stato fatto per ridurre i costi, probabilmente, ma sicuramente diminueranno pure le prestazioni... perché se non vi fosse alcuna differenza, non avrebbe senso... la differenza.

[cionci]

Fino a quando non cambierà qualcosa nella tecnologia della RAM triple e quad channel imho saranno preclusi al mercato mainstream. Forse è interessante solo per il mercato workstation.

[paolo.oliva2]

Originariamente inviato da cionci

Fino a quando non cambierà qualcosa nella tecnologia della RAM triple e quad channel imho saranno preclusi al mercato mainstream. Forse è interessante solo per il mercato workstation.

Condivido.
Probabilmente (ma lo immagino, la mia competenza non arriva a tanto), l'utilizzo in ambiente server, con più programmi che sfruttano più core e con più programmi che "girano" contemporaneamente... il tutto è molto più estremizzato... e quindi di qui il potenziamento. Però rimane il fatto che un BD X8 nasce come dual channel sia in ambito server che desktop... e se gli basta per server, a maggior ragione per desktop sarebbe... sovradimensionato... sempre relativamente.

[bjt2]

La banda RAM non basta mai. Esisteranno sempre applicazioni per cui il quadchannel da qualche vantaggio. Per esempio applicazioni di calcolo matriciale, dove i calcoli sono delle banali addizioni e moltiplicazioni... Li se usi tutti e 8 core (come fa Matlab) si è RAM bound...