Intel Xeon 5500: architettura delle cpu Nehalem per server

Intel ha implementato una gestione del risparmio energetico particolarmente sofisticata con le cpu Nehalem, incentrata su una ciruciteria integrata nel processore chiamata PCU, Power Control Unit. Questo componente, formato da circa 1 milione di transistor, integra al proprio interno un firmware e opera monitorando in tempo reale le temperature di funzionamento, la corrente e la potenza dei vari core del processore, intervenendo per ottimizzare il consumo complessivo e per abilitare la funzionalità Turbo Memory, analizzata nella pagina seguente.

La ricerca del contenimento del consumo di funzionamento è un elemento importante tanto in sistemi server come in quelli desktop; riprendendo la tabella riepilogativa delle varie versioni di processore Xeon 5500 emerge chiaramente come siano disponibili processori con livelli di consumo massimo particolarmente contenuti, in considerazione sia della potenza elaborativa che della frequenza di clock. In particolare segnaliamo il modello Xeon L5508, che complice anche una frequenza di clock di soli 2 GHz e l'utilizzo di un'architettura dual core viene dichiarato capace di un valore di TDP massimo di 38 Watt.

Come opera il Power Control Unit integrato nei processori Xeon 5500? Dal grafico si nota come ogni Core sia dotato di un proprio PLL: questo implica che la frequenza di clock possa essere selezionata in modo indipendente per ciascuno di essi, in modo quindi simile a quanto implementato da AMD con le cpu Phenom. Al pari delle soluzioni AMD, tutti i core operano alla stessa tensione di alimentazione: la circuiteria implementata quindi permette di variare la frequenza di clock indipendentemente dal carico di lavoro degli altri processori ma non di selezionare tensioni inferiori per quei core che sono in un determinato istante in modalità di risparmio energetico mentre altri sono impegnati in elaborazioni.

Per quale motivo Intel non ha implementato dei regolatori di tensione indipendenti per ciascun Core, così da minimizzare il consumo? Le spiegazioni sono di due tipi: da un lato il costo, unito alla complessità, di un design di questo tipo. Dall'altro le elevate latenze di uscita dagli stadi di più elevato risparmio energetico che si vengono a introdurre nel momento in cui oltre alla frequenza di clock viene gestito in modo indipendente per ogni core anche la tensione di alimentazione.

Con le cpu Nehalem l'approccio al risparmio energetico prevede che ogni core possa passare allo stato C6 in modo indipendente pur avendo un power plane condiviso tra tutti i core. Non solo: nel momento in cui il sistema operativo esegue l'istruzione MWAIT(C6) per un core che ha terminato di elaborare questo mette in atto le funzionalità di risparmio energetico indipendentemente da quanto stiano facendo gli altri core. A differenza di quanto avviene con le cpu Core 2 questo implica che la tensione di quello specifico core venga portato a 0, esattamente come se fosse presente un power plane specifico per ogni core.

Intel produce al proprio interno le CPU che progetta; è frutto di una sinergia interna all'azienda tra produzione e sviluppo che è stato implementato nelle cpu Nehalem un particolare materiale, che opera come power gate tra la fonte della tensione inviata ad un core e lo stesso core. Grazie all'utilizzo di questa particolare tecnologia produttiva, nonostante sia presente un'unica tensione di alimentazione condivisa tra i core, nel momento in cui un core dovesse passare ad una delle modalità di risparmio energetico entrando nello stato C6 (deep sleep state) questo passerebbe immediatamente ad uno stato di spegnimento pressoché completo, con una conseguente riduzione del consumo ai minimi termini.

In sintesi quello che si ottiene è un funzionamento di ciascun core, in termini di requisiti di alimentazione, equiparabile a quella di un'architettura con power plane indipendenti pur di fatto essendocene uno solo condiviso tra i core. I benefici in termini di contenimento del consumo in idle vanno quindi di pari passo con la necessità di non incrementare la complessità costruttiva delle schede madri. Il monitoraggio dello status di alimentazione di ciascun core è delegato al PCU integrato nel processore; questo permette di evitare quelle condizioni nelle quali il sistema operativo manda in modalità di basso consumo uno dei Core, salvo poi riportarlo ad uno status P0 in breve tempo per eseguire un'altra richiesta.