SSD: thread generale e consigli per gli acquisti

[frafelix]

Hai clonato il sistema? Perché l'unico modo che hai per sapere se dipende dall'ssd (a parte verificare se i parametri smart dicono qualcosa di utile) è staccare tutte le periferiche esterne, resettare il bios e installare win da 0. Se così hai problemi con il nuovo e non con il vecchio allora potrebbe dipendere dall'ssd

[Black (Wooden Law)]

Alla fine ci avevo azzeccato sull'NQ780: controller DRAM-less ma usato con HMB, cioè senza DRAM. Il controller in questione è l'inaffidabile IG5236 e come NAND flash sono usate le vecchie (e scarse al giorno d'oggi) Intel N28A QLC da 144L. C'ha una cache SLC enorme (quasi 1TB sul taglio da 4TB) ma ovviamente è necessaria per coprire le pessime performance delle NAND flash che fanno 400 MB/s.

Direi che questo NQ780 può finire nella lista degli SSD da evitare.

[frafelix]

Ecco gli screen del mio 950 pro

[Black (Wooden Law)]

Originariamente inviato da frafelix

Ecco gli screen del mio 950 pro

40TB scritti su un SSD del genere sono un niente, di 'sto passo fai prima ad andare tu in pensione che lui a morire. Le performance, oltretutto, sono come se l'SSD avesse il 0% di usura...

[frafelix]

Già!

[Black (Wooden Law)]

@Liupen è appena uscita la recensione di TweakTown sul Micron 2600, un E29T (prima volta che vediamo questo controller) con le N69R (G9), cioè 276L QLC. Trovo questo SSD più interessante da un punto di vista accademico che delle performance.

Prima di tutto, parlando dell'SSD, usa controller e NAND flash superrecenti. L'E29T sembra essere un'evoluzione dell'eccellente E27T competitor del MAP1602: penso che abbia 3 core ARM Cortex-R5 di cui due di essi CoXProcessor, ha 4 canali da 3.600 MT/s ciascuno con 16 CE totali ed è costruito su un nodo da 12 nm di TSMC. Fin qui tutto uguale all'E27T, l'unica differenza che mi sembra di vedere è un miglioramento dal punto di vista dell'affidabilità grazie all'ECC LDPC e RAID di settima generazione di Phison quando l'E27T usa un motore di quinta generazione.

Parlando delle NAND flash, invece, come già detto sono delle N69R. Nel sample di TT da 2TB si ha soltanto un chip NAND flash visto che ci sono all'interno 8 die da 2Tb ciascuno, e infatti 256GB (ottenuto facendo 2.048 / 8) * 8 = 2.048GB. Abbiamo di fronte, quindi, il primo chip NAND flash con die da 2Tb.
La velocità dell'I/O di queste NAND flash è di 3.600 MT/s.

Vedendo la foto di TT si ottiene il codice FBGA, ossia NY376. Mettendolo nel decoder di Micron otteniamo che il S/N è MT29F16T08GQLBHL5-24QA:B. Da qui si possono scoprire tante belle informazioni tramite lo spreadsheet cinese:
- "16T" = 16.384Gb, 2TB di package;
- "Q" = 8 die, 4 nCE, 4 RnB e 4 I/O;
- "24" = 2.400 MT/s.

Strano che lo spreadsheet dica 2.400 MT/s se queste NAND flash sono listate per 3.600 MT/s, vero? In realtà ha senso come cosa: 7,2 / 0,85 = 8,47; 8,47 / 4 = 2.100 MT/s, ciò vuol dire che per raggiungere 7,2 GB/s con 4 canali ("0,85" è l'overhead) servono delle NAND flash da almeno 2.100 MT/s, non 3.600 MT/s.

Oltrepassato ciò, parliamo del perché dico che questo SSD è "più interessante da un punto di vista accademico che delle performance".

Micron sulla propria pagina parla di una nuova tecnologia che riguarda il 2600: adaptive write technology (AWT). Dice che

l'SSD 2600 offre prestazioni di scrittura superiori grazie a una soluzione multilivello in modalità caching dinamico SLC, TLC e QLC.

Letta 'sta roba mi son detto "boh, cosa vuol dire? che AWT offre la possibilità di usare la pTLC cache e la pQLC cache?". Leggendo nelle note Micron scrive:

3. AWT migliora la velocità di scrittura sequenziale di 4 volte per il primo 40% della capacità specificata dell'SSD. Basato sui test di Micron scrivendo un file da 400GB su un SSD QLC da 1TB.

Letta quest'altra cosa mi son detto "vabbè, penso che sia semplicemente un modo per chiamare la cache pSLC, pTLC e pQLC". Non demordo però e mi vado a leggere la scheda tecnica. Qui le cose si fanno molto più interessanti e diverse da come pensavo.

Micron scrive:

AWT consente agli SSD QLC di scrivere dati a velocità SLC e TLC mantenendo l'economicità di QLC. Il dispositivo NAND non cambia (si tratta sempre di NAND QLC), ma cambia solo la modalità di scrittura dei dati. Micron AWT può ottimizzare l'esperienza dell'utente scrivendo automaticamente i dati in modalità SLC, TLC o QLC.

AWT non è DWA (quindi cache SLC dinamica) ma non è neanche la solita cache SLC che abbiamo visto: AWT è cache SLC, cache TLC ed eventualmente cache QLC. Dico "eventualmente" perché teoricamente per un SSD QLC non esiste alcuna cache QLC, scrive sulle NAND flash QLC e basta, ma per un SSD PLC la cache QLC ha assolutamente senso. La Figura 2 mostra la combinazione di pSLC, pTLC e pQLC che formano AWT: pSLC è più larga che alta perché è più performante, pTLC è più alta e meno larga di pSLC perché ha 3 bit per cella e performance peggiori e stessa cosa pQLC (4 bit per cella) rispetto a pTLC, soltanto che combinando tutte queste tecniche insieme si ottiene il connubio perfetto per AWT, quindi la miglior configurazione in termini di rapporto capacità-durata, non a caso il triangolo è "perfetto".

Infine, per spiegare l'intero processo di AWT c'è la Figura 3:
1. vengono scritti i dati nella cache SLC finché non viene riempita;
2. dopo aver riempito la cache SLC si scrivono i dati nella cache TLC finché anch'essa non viene riempita;
3. una volta riempite entrambe le cache l'SSD migra i dati dalle due cache alle NAND flash QLC. Questo è il processo di folding e viene eseguito quando l'SSD si trova in uno stato di idle, anche per poco tempo;
4. completamente del folding;
5. tutti i dati delle cache sono stati trasferiti nelle NAND flash QLC e ora ci sono entrambe le cache libere. Da qui si possono riscriverle e riempirle, ovviamente con capacità ridotta dal momento che si parla di cache dinamica.

Anche quest'immagine-riassunto è molto utile.

Apparentemente il Micron 2600 è l'unico attuale SSD con AWT. Mi chiedo se questa tecnologia verrà installata anche su futuri SSD TLC ma penso che prima bisogni vedere come si comporta, se è effettivamente vantaggiosa o meno.

Il mio parere personale è che sembra una tecnologia stupida, penso che sia molto meglio un'intera cache SLC piuttosto che metà pSLC e metà pTLC. Con metà pTLC hai letteralmente un degrado delle performance dalla pSLC e se puoi evitare questo degrado impostando la cache interamente in pSLC, che senso ha condividere metà di questa porzione in pTLC? Boh, chi lo sa, se sono arrivati ciò è perché magari è vantaggioso in termini di costi/performance. Penso che questa modalità avrebbe senso per i primi SSD da 16TB (raggiungibili grazie a questi die da 2Tb): se per qualche motivo non riesci a fare una gigantesca cache SLC per questi dispositivi allora allunghi il brodo con una cache pTLC, ma il Micron 2600 non ha capacità neanche da 8TB, figurati 16TB. Magari AWT esiste per questo e ora come ora la stanno soltanto introducendo dandoci un assaggio...

In ogni caso, dobbiamo attendere recensioni più complete come quelle di Tom's Hardware per sentire la loro su AWT e vedere come si comporta questa cache pSLC e pTLC. Se pTLC è un allungamento della pSLC è vincente come tecnica, se è un taglio è soltanto un peggioramento secondo me.

P.S.: mi chiedo anche perché pTLC e non pMLC. Se usciranno/troverò brevetti in futuro li leggerò e condividerò.

[Black (Wooden Law)]

So che questo thread parla di SSD ma questa notizia può essere rilevante ai chip DRAM installati negli SSD: attualmente i chip DRAM DDR4 costano quanto (se non di più) quelli DDR5. Il motivo dietro a questo fenomeno è la riduzione di produzione da parte dei produttori come Micron che ha annunciato che entro fine anno vuole terminare completamente la produzione di questo tipo di memoria.

Il motivo dietro al taglio di produzione delle DDR4 è la Cina, particolarmente CXMT, un nuovo produttore che è entrato nel mercato delle DRAM a maggio 2024. Da quando è entrato nel mercato ha incominciato a vedere banchi a prezzo inferiore rispetto alla concorrenza per "rubare" del market share e gli altri produttori (SK hynix, Samsung e Micron) per impedire che succedesse ciò hanno seguito questo trend di abbassamento dei prezzi. Mentre i produttori abbassavano i prezzi delle DDR4 ne abbassavano anche la produzione visto che non facevano un gran profitto... questo tutti i produttori tranne CXMT, che ha continuato ad abbassare i prezzi aumentando sempre di più l'offerta. In quel momento (ossia fino a dicembre 2024) CXMT era l'azienda dominante nell'offerta di moduli DDR4.

A dicembre 2024 succede che CXMT ha deciso di spostare il focus della produzione sulle DDR5 producendo e offrendo meno DDR4 di quanto avesse fatto prima, aumentando così i prezzi. Dal momento che per far avvenire questa transizione ci vuole un trimestre¹ i prezzi delle DDR4 hanno incominciato ad aumentare da marzo 2025, esattamente 3-4 mesi dopo dicembre.

The Memory Guy (vedere nota a piè di pagina) dice che tutto questo è successo perché visto l'obbiettivo della Cina di diventare autoindipendente nel settore dei semiconduttori (Made In China 2025) ad essa non poteva mancare una fetta del mercato delle DRAM, quindi ha deciso di introdursi tramite una società sotto proprietà del governo (proprio come YMTC) che non è costretta a fare profitto ma appunto ad introdursi in questo mercato. Non a caso hanno fatto la transizione DDR4-DDR5 dopo poco che sono entranti nel mercato, se CXMT fosse stata un'azienda che avesse puntato sul profitto l'avrebbe fatto più in avanti visto che è un'operazione costosa.

Concludendo, vista questa situazione direi che è probabile vedere in futuro chip DRAM DDR5 negli SSD, specialmente chip CXMT negli SSD cinesi.

¹: https://thememoryguy.com/some-clarit...4-price-surge/.

[@Liupen]

Ho letto i paper e quello che mi hai scritto Black, devo dire che sul ‘On Pitch Select Gate’ l’avevamo inquadrato già bene cosa fa e che vantaggi porta alle BiCS 8.
Resta comunque dvvero impressionante come si riesca a fare delle cose…dei miglioramenti, che funzionino a livello industriale, che sono grandi pochi nanometri se non micron…
Incredibile e nello stesso tempo entusiasmante per gli ingegneri che l’hanno affrontato… e risolto.

Per quanto riguarda “NAND flash innovation in the AI Era”, trovo veramente una graaaande forzatura voler inserire la parola “AI” con Nand Flash. Insomma il fatto che le nand siano più dense e un poco più veloci, nulla aggiunge alle necessità dello storage cluod necessario alle AI per funzionare o alle forme di memoria HBM che sono su un pianeta diverso.
Nell’AI, come detto nel paper, c’è una parte di addestramento (la banca dati, quella che può essere svolta anche offline) e la inferenza, ossia l’interfaccia, la comunicazione da e verso l’utente dell’assistente virtuale, o bot, agente (in termini un po più propri).
Nell’uno e nel secondo caso, è logico che si cerchi lo storage che a parità di capienza si più perfomente e a bassa latenza; quindi la soluzione non può che ricadere su ssd con protocollo nvme.
Se creare grandi ssd è una condizione in progressione (il paper dice che la densità cresce del 30% circa all’anno da quando si ha memoria delle Nand flash) allora è una forzatura dire che ci sono delle nand flash dedicate all’AI.

A parte questa cosa, sembra che il modo con cui hanno realizzato un Micron G9 die più denso non aggiungendo layer più di tanto è proprio la loro versione di On Pitch Select Gate … annamo bene! (detto proprio come faceva Sora Lella).
Qui si scopiazzano le soluzioni… ed ho una mezza idea che il primo sia stato comunque YMTC (che ne pensi Black?).

“G9 è anche il primo nodo a introdurre la metallizzazione WL al molibdeno per una maggiore resistenza WL”
Questa cosa è forse più interessante.
“È stata effettuata un'attenta selezione del passo dei livelli e del rapporto ossido-nitruro per una riduzione ottimale dei costi senza compromettere affidabilità e prestazioni”.
Quindi se ben afferro il concetto, sostituisce un materiale con un altro al fine di abbassare i costi di produzione.

Il discorso (del paper) su scalabilità, miglioramento della latenza airgap e lettura, devo ammettere che sono difficili da capire a fondo.

Si, sembra che le B68S siano a 2 decks.

Riguardo FUTURE SCALING PATH, come mi dicevi, vedo anch’io uso delle tecnologie YMTC di wafer-to-wafer bonding, ma quando dice: “The wafer bonding approach (DWB = Dual Wafer Bond – one array and one CMOS wafer) decouples the array thermal processing from CMOS and is logical next step to enable I/O speeds beyond 3.6GT/s” mi sembra molto il metodo di disaccoppiamento di Kioxia (CBA).

L’impressione generale che ho avuto, avevdo ora visto da vicino le BiCS 8 e le G9, è che Kioxia sia più avanti di Micron.

Originariamente inviato da Black (Wooden Law)

@Liupen è appena uscita la recensione di TweakTown sul Micron 2600, un E29T (prima volta che vediamo questo controller) con le N69R (G9), cioè 276L QLC. Trovo questo SSD più interessante da un punto di vista accademico che delle performance.

Prima di tutto, parlando dell'SSD, usa controller e NAND flash superrecenti. L'E29T sembra essere un'evoluzione dell'eccellente E27T competitor del MAP1602: penso che abbia 3 core ARM Cortex-R5 di cui due di essi CoXProcessor, ha 4 canali da 3.600 MT/s ciascuno con 16 CE totali ed è costruito su un nodo da 12 nm di TSMC. Fin qui tutto uguale all'E27T, l'unica differenza che mi sembra di vedere è un miglioramento dal punto di vista dell'affidabilità grazie all'ECC LDPC e RAID di settima generazione di Phison quando l'E27T usa un motore di quinta generazione.

Parlando delle NAND flash, invece, come già detto sono delle N69R. Nel sample di TT da 2TB si ha soltanto un chip NAND flash visto che ci sono all'interno 8 die da 2Tb ciascuno, e infatti 256GB (ottenuto facendo 2.048 / 8) * 8 = 2.048GB. Abbiamo di fronte, quindi, il primo chip NAND flash con die da 2Tb.
La velocità dell'I/O di queste NAND flash è di 3.600 MT/s.

Vedendo la foto di TT si ottiene il codice FBGA, ossia NY376. Mettendolo nel decoder di Micron otteniamo che il S/N è MT29F16T08GQLBHL5-24QA:B. Da qui si possono scoprire tante belle informazioni tramite lo spreadsheet cinese:
- "16T" = 16.384Gb, 2TB di package;
- "Q" = 8 die, 4 nCE, 4 RnB e 4 I/O;
- "24" = 2.400 MT/s.

Strano che lo spreadsheet dica 2.400 MT/s se queste NAND flash sono listate per 3.600 MT/s, vero? In realtà ha senso come cosa: 7,2 / 0,85 = 8,47; 8,47 / 4 = 2.100 MT/s, ciò vuol dire che per raggiungere 7,2 GB/s con 4 canali ("0,85" è l'overhead) servono delle NAND flash da almeno 2.100 MT/s, non 3.600 MT/s.

Oltrepassato ciò, parliamo del perché dico che questo SSD è "più interessante da un punto di vista accademico che delle performance".

Micron sulla propria pagina parla di una nuova tecnologia che riguarda il 2600: adaptive write technology (AWT). Dice che

Letta 'sta roba mi son detto "boh, cosa vuol dire? che AWT offre la possibilità di usare la pTLC cache e la pQLC cache?". Leggendo nelle note Micron scrive:

Letta quest'altra cosa mi son detto "vabbè, penso che sia semplicemente un modo per chiamare la cache pSLC, pTLC e pQLC". Non demordo però e mi vado a leggere la scheda tecnica. Qui le cose si fanno molto più interessanti e diverse da come pensavo.

Micron scrive:


AWT non è DWA (quindi cache SLC dinamica) ma non è neanche la solita cache SLC che abbiamo visto: AWT è cache SLC, cache TLC ed eventualmente cache QLC. Dico "eventualmente" perché teoricamente per un SSD QLC non esiste alcuna cache QLC, scrive sulle NAND flash QLC e basta, ma per un SSD PLC la cache QLC ha assolutamente senso. La Figura 2 mostra la combinazione di pSLC, pTLC e pQLC che formano AWT: pSLC è più larga che alta perché è più performante, pTLC è più alta e meno larga di pSLC perché ha 3 bit per cella e performance peggiori e stessa cosa pQLC (4 bit per cella) rispetto a pTLC, soltanto che combinando tutte queste tecniche insieme si ottiene il connubio perfetto per AWT, quindi la miglior configurazione in termini di rapporto capacità-durata, non a caso il triangolo è "perfetto".

Infine, per spiegare l'intero processo di AWT c'è la Figura 3:
1. vengono scritti i dati nella cache SLC finché non viene riempita;
2. dopo aver riempito la cache SLC si scrivono i dati nella cache TLC finché anch'essa non viene riempita;
3. una volta riempite entrambe le cache l'SSD migra i dati dalle due cache alle NAND flash QLC. Questo è il processo di folding e viene eseguito quando l'SSD si trova in uno stato di idle, anche per poco tempo;
4. completamente del folding;
5. tutti i dati delle cache sono stati trasferiti nelle NAND flash QLC e ora ci sono entrambe le cache libere. Da qui si possono riscriverle e riempirle, ovviamente con capacità ridotta dal momento che si parla di cache dinamica.

Anche quest'immagine-riassunto è molto utile.

Apparentemente il Micron 2600 è l'unico attuale SSD con AWT. Mi chiedo se questa tecnologia verrà installata anche su futuri SSD TLC ma penso che prima bisogni vedere come si comporta, se è effettivamente vantaggiosa o meno.

Il mio parere personale è che sembra una tecnologia stupida, penso che sia molto meglio un'intera cache SLC piuttosto che metà pSLC e metà pTLC. Con metà pTLC hai letteralmente un degrado delle performance dalla pSLC e se puoi evitare questo degrado impostando la cache interamente in pSLC, che senso ha condividere metà di questa porzione in pTLC? Boh, chi lo sa, se sono arrivati ciò è perché magari è vantaggioso in termini di costi/performance. Penso che questa modalità avrebbe senso per i primi SSD da 16TB (raggiungibili grazie a questi die da 2Tb): se per qualche motivo non riesci a fare una gigantesca cache SLC per questi dispositivi allora allunghi il brodo con una cache pTLC, ma il Micron 2600 non ha capacità neanche da 8TB, figurati 16TB. Magari AWT esiste per questo e ora come ora la stanno soltanto introducendo dandoci un assaggio...

In ogni caso, dobbiamo attendere recensioni più complete come quelle di Tom's Hardware per sentire la loro su AWT e vedere come si comporta questa cache pSLC e pTLC. Se pTLC è un allungamento della pSLC è vincente come tecnica, se è un taglio è soltanto un peggioramento secondo me.

P.S.: mi chiedo anche perché pTLC e non pMLC. Se usciranno/troverò brevetti in futuro li leggerò e condividerò.

NY376? non ha scheda sul sito Micron... chissà. Ce da dire che le G9 TLC sono a 3600 MTPS, non so se effettivamente le corrispettive QLC arrivano a 2400.

AWT non ne avevo ancora sentito parlare. Dalla scheda del 2600 viene definita: "soluzione di caching dinamico multilivello".
Il fatto che ce ne fosse bisogno, indica che in generale gli ssd QLC sono inadatti alle grandi scritture e si deve correre ai ripari. Si..ok. Ma se l'ssd è pieno, qualsiasi cache è ininfluente.
Quindi sono d'accordo con te.
Mi sembra più l'ennesima forzatura di marketing per farci digerire i QLC che orma (nelle nuove 3xxL nand)) stanno soppiantando i TLC.

[pitx]

Tra Crucial BX500, Patriot P220, PNY CS900, Silicon Power A55 in versione 1TB, quale?

[unnilennium]

Io tra quelli consigliati vedo solo il silicon Power, crucial bx500 vade retro, e gli altri non li conosco proprio

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[DOC-BROWN]

Originariamente inviato da frafelix

Hai clonato il sistema? Perché l'unico modo che hai per sapere se dipende dall'ssd (a parte verificare se i parametri smart dicono qualcosa di utile) è staccare tutte le periferiche esterne, resettare il bios e installare win da 0. Se così hai problemi con il nuovo e non con il vecchio allora potrebbe dipendere dall'ssd

grazie, yes si clonato ......


interessante , resettare il BIOS, ma a cosa serve e ... come si fa ?

[makka]

Con "reset del bios" penso si intenda entrare nel bios e caricare i valori di default.
Ogni bios è un po' diverso ma la possibilità c'è in tutti.

Potresti anche provare ad attivare il registro di avvio, trovi la voce
se apri msconfig e vai nel tab opzioni di avvio.
Magari si capisce dove perde tanto tempo in fase di boot.

[DOC-BROWN]

Originariamente inviato da makka

Con "reset del bios" penso si intenda entrare nel bios e caricare i valori di default.
Ogni bios è un po' diverso ma la possibilità c'è in tutti.

Potresti anche provare ad attivare il registro di avvio, trovi la voce
se apri msconfig e vai nel tab opzioni di avvio.
Magari si capisce dove perde tanto tempo in fase di boot.

fatto ma li NON mi da nulla e dice di aprire gestione attivita ' , da li
vedo i processi in avvio ma non vedo per attivare il registro di avvio ....

[Nicodemo Timoteo Taddeo]

Originariamente inviato da DOC-BROWN

fatto ma li NON mi da nulla e dice di aprire gestione attivita ' , da li
vedo i processi in avvio ma non vedo per attivare il registro di avvio ....

Te l'ha scritto chiaramente: tab (scheda) Opzioni di avvio in msconfig

[Black (Wooden Law)]

Originariamente inviato da @Liupen

Per quanto riguarda “NAND flash innovation in the AI Era”, trovo veramente una graaaande forzatura voler inserire la parola “AI” con Nand Flash. Insomma il fatto che le nand siano più dense e un poco più veloci, nulla aggiunge alle necessità dello storage cluod necessario alle AI per funzionare o alle forme di memoria HBM che sono su un pianeta diverso.
Nell’AI, come detto nel paper, c’è una parte di addestramento (la banca dati, quella che può essere svolta anche offline) e la inferenza, ossia l’interfaccia, la comunicazione da e verso l’utente dell’assistente virtuale, o bot, agente (in termini un po più propri).
Nell’uno e nel secondo caso, è logico che si cerchi lo storage che a parità di capienza si più perfomente e a bassa latenza; quindi la soluzione non può che ricadere su ssd con protocollo nvme.
Se creare grandi ssd è una condizione in progressione (il paper dice che la densità cresce del 30% circa all’anno da quando si ha memoria delle Nand flash) allora è una forzatura dire che ci sono delle nand flash dedicate all’AI.

Questo è vero ma purtroppo al giorno d’oggi il termine “AI” è abusato in qualsiasi caso e quindi immagino che ci siano degli scenari in cui venga usato a caso. Penso che il settore degli SSD abbia a che fare con l’IA da anni, non dalle Micron G9 (per dire).

Originariamente inviato da @Liupen

A parte questa cosa, sembra che il modo con cui hanno realizzato un Micron G9 die più denso non aggiungendo layer più di tanto è proprio la loro versione di On Pitch Select Gate … annamo bene! (detto proprio come faceva Sora Lella).
Qui si scopiazzano le soluzioni… ed ho una mezza idea che il primo sia stato comunque YMTC (che ne pensi Black?).

Alla fine tutti i produttori usano OPS, semplicemente Kioxia o l’ha usato per prima (le BiCS8 sono uscite prima delle B68S) o l’ha esposto come una novità assoluta. Un po’ come Micron con CMOS-under-Array (CuA): lei è stata la prima a portarlo con le 32L ma poi ogni produttore ne ha fatto una proprio versione scopiazzando completamente il concetto.

Non son sicuro che YMTC usi OPS. Purtroppo di paper in stile ISSCC/IEEE su NAND flash YMTC non ce ne sono, ci sono soltanto i datasheet a cui non ho l’accesso né per questioni economiche né per questioni di disponibilità, ma potrebbe essere che anche loro adottino OPS da un po’ di tempo sulle loro NAND flash.

Originariamente inviato da @Liupen

“G9 è anche il primo nodo a introdurre la metallizzazione WL al molibdeno per una maggiore resistenza WL”
Questa cosa è forse più interessante.

Giusto, mi ero dimenticato.
Penso che siano gli unici ad utilizzare questa WL al molibdeno. Qui leggo tanti studi interessanti sull’uso di questo materiale nelle NAND flash, devo leggermeli.

Originariamente inviato da @Liupen

Il discorso (del paper) su scalabilità, miglioramento della latenza airgap e lettura, devo ammettere che sono difficili da capire a fondo.

Provo a spiegare:
Un miglioramento nella latenza in lettura è stato ottenuto dall’utilizzo di airgap tra le BL. In realtà questi airgap non sono per nulla una nuova tecnica, vengono utilizzati dalla produzione delle NAND flash, quindi anche quelle 2D. Anzi, specialmente in quelle 2D dove il passo delle BL veniva ridotto generazione in generazione e l’interferenza delle celle aumentava sempre di più.
Ho visto spesso questo “airgap” farsi chiamare “shallow trench isolation (SHI)” ma dovrebbero esser la stessa cosa cioè due componenti che prevengono un’eccessiva interferenza tra transistor creando appunto una differenza, un gap.
Micron nel paper dice che la capacitanza delle BL è molto importante e che il rapporto tra BL-cap (capacità parassita delle BL) e Isense (corrente che scorre nelle BL durante una lettura) rappresenta il tempo che ci mette la BL ad assumere del potenziale. Quindi BL-cap / Isense = ritardo RC, ossia il ritardo resistenza-capacità, quanto tempo ci vuole per la BL a caricare o scaricare una tensione. A quanto pare si vuole avere sia BL-cap che Isense bassi e per ottenere ciò sono necessari degli airgap tra le BL (abbassano la capacità parassita) e aumentare il numero di WL/layer che diminuisce Isense.

Altro modo per migliorare la latenza di lettura è stata letteralmente di tagliare in due le WL e farle comandare ciascuna da un set di “driver di stringhe”. Per mitigare questo dimezzamento della WL hanno aumentato il numero di sottoblocchi per ogni blocco aumentando allo stesso tempo il numero di driver di stringhe. Per ridurre ulteriormente la latenza è stata l’introduzione di scale “bidirezionali”. Dall’immagine mi sembra che le scale vengano condivise tra le mezze WL, poi non so, sono molto vaghi nella spiegazione. Comunque le scale sono le connessioni tra i CG bassi e alti ma penso che questo tu lo sappia.

Con “scalabilità”, invece, cosa intendi? tutto il discorso su tecnologie future come “confined-SN”, “FeNAND”, ecc.?

Originariamente inviato da @Liupen

L’impressione generale che ho avuto, avevdo ora visto da vicino le BiCS 8 e le G9, è che Kioxia sia più avanti di Micron.

Totalmente d’accordo Liupen. Mi son letto anche l’ISSCC sulle BiCS10 e sulle Samsung V10 e attualmente come progresso tecnologico penso che Kioxia e Samsung siano i più avanti anche se c’è da vedere che cos’ha fatto YMTC con le sue Xtacking 4.0 (267L).

Originariamente inviato da @Liupen

AWT non ne avevo ancora sentito parlare. Dalla scheda del 2600 viene definita: "soluzione di caching dinamico multilivello".
Il fatto che ce ne fosse bisogno, indica che in generale gli ssd QLC sono inadatti alle grandi scritture e si deve correre ai ripari. Si..ok. Ma se l'ssd è pieno, qualsiasi cache è ininfluente.
Quindi sono d'accordo con te.
Mi sembra più l'ennesima forzatura di marketing per farci digerire i QLC che orma (nelle nuove 3xxL nand)) stanno soppiantando i TLC.

Ho trovato un bel brevetto (2023) su AWT: https://patentimages.storage.googlea...US12086466.pdf.
L’ho letto tutto ma è di un’incredibile noia, mi sembra che dicano le stesse cose 1.000 volte. I punti salienti, infatti, sono:
- AWT può funzionare in qualsiasi modalità di NAND flash esistente: pSLC, pMLC, pTLC, pQLC e addirittura pPLC;
- la cache viene determinata in base alla frequenza di accesso ai blocchi (per esempio i blocchi a cui viene effettuato l’accesso meno raramente vengono programmati in pSLC mentre l’opposto per i blocchi pPLC) che può essere il tempo che ci passa tra due operazioni consecutive, la durata di tempo tra un’operazione di scrittura e una di lettura, ecc. Per determinare la frequenza di accesso di un blocco si tiene traccia delle letture effettuate in quel blocco. Si può anche tener conto del tasso di errore delle WL e una soglia di capacità usata dall’utente dell’SSD, per esempio con una capacità di dati memorizzati minore del 25% si scrive in pSLC, tra 25% e 50% pSLC e pMLC, tra 50% e 75% pSLC, pMLC e pTLC, ecc. Può essere un mix in realtà: se per esempio l’SSD è pieno al 30% (pSLC e pMLC) ma una WL ha un determinato tasso di errore anziché programma sia in pSLC che pMLC programma solo in pMLC. C’è però da dire che la frequenza d’accesso prevale sulla capacità dei dati: non importa se l’SSD sia occupato per più del 75% e dovrebbe scrivere nelle NAND flash QLC, se l’accesso ai blocchi è nel range di pSLC i blocchi verranno scritti in pSLC. In questo caso, quindi, la soglia della capacità occupata dei dati nell’SSD attiva soltanto una modalità in più, non obbliga a far scrivere tutti i dati in entrata lì dentro;
- AWT può rendere una cella pSLC in pMLC (per esempio) aggiungendole soltanto un bit anche non inerente all’altro bit mantenendo quest’ultimo intatto. Se ho quindi una cella in pSLC già programmata, le aggiungo un altro bit e diventa pMLC;
- scrivendo prima in pSLC hai una migliore affidabilità grazie ad un uso ridotto dell’ECC (ci sono meno errori avendo gli stati di tensione di soglia più ampi tra di loro) e soprattutto puoi prevenire meglio la perdita dei dati. Micron, infatti, ci dice che se perdi corrente durante un’operazione di scrittura in MLC (esempio) i dati non sono persi essendo già scritti in pSLC.

È un bel wall of text ma volevo essere il più chiaro possibile. Forse per la prima volta posso essere io a dire “se hai dubbi chiedi”.

Originariamente inviato da pitx

Tra Crucial BX500, Patriot P220, PNY CS900, Silicon Power A55 in versione 1TB, quale?

IMHO il migliore è l’A55, semplicemente perché è l’unico TLC rimasto a queste capacità (anche se potrebbe capitare con NAND flash QLC).

[Arrow0309]

Originariamente inviato da Black (Wooden Law)

40TB scritti su un SSD del genere sono un niente, di 'sto passo fai prima ad andare tu in pensione che lui a morire. Le performance, oltretutto, sono come se l'SSD avesse il 0% di usura...

Allora sto a posto col mio (più) vecchio WD SN770 2tb:


Pensavo di sostituirlo con calma anche con un 7100 per rimanere sul dramless ma gli concedo di lavorare ancora un po

Originariamente inviato da Black (Wooden Law)

Già, per ora sembra che il T705 sia l’unico PCIe 5.0 decente come rapporto qualtià-prezzo

Mi approfitto e posto un crystal pure del mio system drive (T705), il secondo che faccio (ed ha sui 3.6 Tb scritti):

[pitx]

Originariamente inviato da Black (Wooden Law)

IMHO il migliore è l’A55, semplicemente perché è l’unico TLC rimasto a queste capacità (anche se potrebbe capitare con NAND flash QLC).

Comprandolo su Amazon, si può sempre fare il reso in caso di QLC, no?

[Black (Wooden Law)]

Originariamente inviato da Arrow0309

Allora sto a posto col mio (più) vecchio WD SN770 2tb:


Pensavo di sostituirlo con calma anche con un 7100 per rimanere sul dramless ma gli concedo di lavorare ancora un po

Nonostante sia DRAM-less, l’SN770 non è un cattivo SSD. Son sicuro che possa fare molto di più di 19TB di scritture.

P.S.: l’SN7100 è un ottimo SSD ma penso che sia peggiori dei rivali cinesi, soprattutto dal punto di vista del prezzo.

Originariamente inviato da Arrow0309

Mi approfitto e posto un crystal pure del mio system drive (T705), il secondo che faccio (ed ha sui 3.6 Tb scritti):

Bestia di SSD.

Originariamente inviato da pitx

Comprandolo su Amazon, si può sempre fare il reso in caso di QLC, no?

Sì, così te ne rispediscono un altro QLC…

[@Liupen]

Originariamente inviato da Black (Wooden Law)

Provo a spiegare:
Un miglioramento nella latenza in lettura è stato ottenuto dall’utilizzo di airgap tra le BL. In realtà questi airgap non sono per nulla una nuova tecnica, vengono utilizzati dalla produzione delle NAND flash, quindi anche quelle 2D. Anzi, specialmente in quelle 2D dove il passo delle BL veniva ridotto generazione in generazione e l’interferenza delle celle aumentava sempre di più.
Ho visto spesso questo “airgap” farsi chiamare “shallow trench isolation (SHI)” ma dovrebbero esser la stessa cosa cioè due componenti che prevengono un’eccessiva interferenza tra transistor creando appunto una differenza, un gap.
Micron nel paper dice che la capacitanza delle BL è molto importante e che il rapporto tra BL-cap (capacità parassita delle BL) e Isense (corrente che scorre nelle BL durante una lettura) rappresenta il tempo che ci mette la BL ad assumere del potenziale. Quindi BL-cap / Isense = ritardo RC, ossia il ritardo resistenza-capacità, quanto tempo ci vuole per la BL a caricare o scaricare una tensione. A quanto pare si vuole avere sia BL-cap che Isense bassi e per ottenere ciò sono necessari degli airgap tra le BL (abbassano la capacità parassita) e aumentare il numero di WL/layer che diminuisce Isense.

Altro modo per migliorare la latenza di lettura è stata letteralmente di tagliare in due le WL e farle comandare ciascuna da un set di “driver di stringhe”. Per mitigare questo dimezzamento della WL hanno aumentato il numero di sottoblocchi per ogni blocco aumentando allo stesso tempo il numero di driver di stringhe. Per ridurre ulteriormente la latenza è stata l’introduzione di scale “bidirezionali”. Dall’immagine mi sembra che le scale vengano condivise tra le mezze WL, poi non so, sono molto vaghi nella spiegazione. Comunque le scale sono le connessioni tra i CG bassi e alti ma penso che questo tu lo sappia.

Con “scalabilità”, invece, cosa intendi? tutto il discorso su tecnologie future come “confined-SN”, “FeNAND”, ecc.?

Scalabilità è il titolo del primo "punto" che toccano dopo aver parlato (e non spiegato) l'utilizzo del molibdeno come sostanza di "sostituzione" (il bisticcio di parole è voluto).

Si parla di Area scaling to enable plane parallelism.

Scalibilità = riduzione dell'area a parità di capacità

Da cosa capisco, la G9 dice, è a 6 deck come la precedente gen, che l'architettura del buffer di pagina (PB) ha dovuto essere adattata a un passo di 6 bitline.
Il concetto di BL ok, ma quì introducono un PB.

Dice: è stata ottenuta una riduzione del 50% dell'area del buffer di pagina rispetto a G8.
e continua dicendo:
Ciò è stato possibile introducendo un processo di raddoppio del passo del metallo per il livello di interconnessione, nonché un'attenta ottimizzazione del dispositivo CMOS per mantenere le specifiche di corrente di standby nonostante la significativa riduzione del transistor del buffer di pagina sia in lunghezza che in larghezza.

Nella figura poi dice di 16 BL il che mi spiazza... 16 non è divisibile per 6 quindi non ho idea del perchè e cosa siano questi numeri.




Sull'airgap meno male tu hai capito, io tra testo e immagini proprio pensavo fosse altro, tipo un diverso modo di inserire le bitline.




In Read latency improvement : Word-Line RC and loading,

WL-RC: si riferisce all'effetto combinato della resistenza e della capacità della linea di parola, che può influire significativamente sulla velocità e sull'affidabilità delle operazioni di memoria.

Il testo dice:
Per un incremento più rapido del potenziale della WL durante l'operazione di lettura, la riduzione della WL-RC di metà della WL è stata comunemente applicata nei prodotti più recenti, ma nella maggior parte dei casi è accompagnata dalla duplicazione di un set di driver di stringa per pilotare ogni metà della WL in un piano.

Quindi è condizione normale che nelle 3D nand le WL siano divise in due in modo da massimizzare velocità e affidabilità di lettura... e fin quì, ok.
Pare anche ovvio che le linee nel CMOS (chiamiamolo genericamente) duplichino anche loro.. anche quì, ok.

Poi dice:
Come mitigazione, è stata applicata una maggiore condivisione dei driver aumentando il numero di sottoblocchi per blocco per ridurre il numero totale di driver per piano, ma con un aumento del carico dell'array e della corrente di funzionamento.

Mitigazione...de che? Mettiamo che si riferisca alla parte CMOS più oberata di prima.
Comunque per mitigare è stata applicata una maggiore condivisione, aumentando sottoblocchi dei blocchi... ma che razza di spiegazione è?!
Il funzionamento è imperscrutabile (ma si parla delle parte CMOS o gestionale della Nand) e con l'effetto di aumentare del carico dell'array e della corrente di funzionamento (che sinceramente non mi sembra una miglioria o un traguardo desiderabile) boh!

Continuando con l'ultimo pezzo:
La scala bidirezionale (SC) ha risolto il compromesso tra latenza di lettura, energia di lettura per bit ed efficienza dell'array, mostrato in Figura 8.

Ok, quindi la soluzione per ovviare a quanto detto (aumentare del carico dell'array e della corrente di funzionamento) è quello di usare per le nand una struttura SC... che non è mai stata usata da nessun altro!!

MMMh...no... la usano tutti i costruttori di nand 3D da 3 generazioni di 3D nand https://semiwiki.com/events/8116-tec...18-nand-flash/

Ma allora direi che Read latency improvement : Word-Line RC and loading è tutta una panzana o per lo meno non rappresenta una novità delle G9

Originariamente inviato da Black (Wooden Law)

Ho trovato un bel brevetto (2023) su AWT: https://patentimages.storage.googlea...US12086466.pdf.
L’ho letto tutto ma è di un’incredibile noia, mi sembra che dicano le stesse cose 1.000 volte. I punti salienti, infatti, sono:
- AWT può funzionare in qualsiasi modalità di NAND flash esistente: pSLC, pMLC, pTLC, pQLC e addirittura pPLC;
- la cache viene determinata in base alla frequenza di accesso ai blocchi (per esempio i blocchi a cui viene effettuato l’accesso meno raramente vengono programmati in pSLC mentre l’opposto per i blocchi pPLC) che può essere il tempo che ci passa tra due operazioni consecutive, la durata di tempo tra un’operazione di scrittura e una di lettura, ecc. Per determinare la frequenza di accesso di un blocco si tiene traccia delle letture effettuate in quel blocco. Si può anche tener conto del tasso di errore delle WL e una soglia di capacità usata dall’utente dell’SSD, per esempio con una capacità di dati memorizzati minore del 25% si scrive in pSLC, tra 25% e 50% pSLC e pMLC, tra 50% e 75% pSLC, pMLC e pTLC, ecc. Può essere un mix in realtà: se per esempio l’SSD è pieno al 30% (pSLC e pMLC) ma una WL ha un determinato tasso di errore anziché programma sia in pSLC che pMLC programma solo in pMLC. C’è però da dire che la frequenza d’accesso prevale sulla capacità dei dati: non importa se l’SSD sia occupato per più del 75% e dovrebbe scrivere nelle NAND flash QLC, se l’accesso ai blocchi è nel range di pSLC i blocchi verranno scritti in pSLC. In questo caso, quindi, la soglia della capacità occupata dei dati nell’SSD attiva soltanto una modalità in più, non obbliga a far scrivere tutti i dati in entrata lì dentro;
- AWT può rendere una cella pSLC in pMLC (per esempio) aggiungendole soltanto un bit anche non inerente all’altro bit mantenendo quest’ultimo intatto. Se ho quindi una cella in pSLC già programmata, le aggiungo un altro bit e diventa pMLC;
- scrivendo prima in pSLC hai una migliore affidabilità grazie ad un uso ridotto dell’ECC (ci sono meno errori avendo gli stati di tensione di soglia più ampi tra di loro) e soprattutto puoi prevenire meglio la perdita dei dati. Micron, infatti, ci dice che se perdi corrente durante un’operazione di scrittura in MLC (esempio) i dati non sono persi essendo già scritti in pSLC.

È un bel wall of text ma volevo essere il più chiaro possibile. Forse per la prima volta posso essere io a dire “se hai dubbi chiedi”.

Ma ti sembra che possa portare dei vantaggi reali perchè io ricordo bene quando qualche anno fà anche Intel rapid storage doveva monitorare i dati e tenere traccia di tutto per poi dare un boost alle scritture quando servivano e che invece... zero, peggio c'era solo il rapid storage di Samsung.

[Black (Wooden Law)]

Originariamente inviato da @Liupen

Ciò è stato possibile introducendo un processo di raddoppio del passo del metallo per il livello di interconnessione, nonché un'attenta ottimizzazione del dispositivo CMOS per mantenere le specifiche di corrente di standby nonostante la significativa riduzione del transistor del buffer di pagina sia in lunghezza che in larghezza.

'Sta parte non l'ho capita neanch'io (mi sembrano parole a caso...) ma l'unica cosa che ho capito è che hanno ridotto la dimensione dei page buffer (nella figura si vede che quelli sotto sono più piccoli) e il passo con le BL, cioè mi sembra che abbiano ridotto il numero di PB per BL. Prima c'erano 16 PB per 16 BL mentre ora 6 PB per 6 BL... Nel parallelo sembra che non ci sia differenza ma boh, io così l'ho intesa. Dubito che abbia capito correttamente ma che ci possiamo fare, Micron non vuole dare spiegazioni più decenti...

Originariamente inviato da @Liupen

Mitigazione...de che? Mettiamo che si riferisca alla parte CMOS più oberata di prima.

Micron dice di aver diviso in due le WL e che ciò consegue ad una duplicazione dei driver delle stringhe (che non so cosa siano). Guarda (a) di Figura 8: quella è teoricamente una classica NAND flash 3D (anche se ora dice che nei modelli recenti le WL sono divise a metà...). Le WL sono intere e quella "cosa" a destra verde chiaro è appunto il driver delle stringhe. (b) è una classica NAND flash 3D ma con le WL tagliate. Se noti, in mezzo alla figura ci sono i due driver delle stringhe. Visto che hanno tagliato le WL in due hanno dovuto mettere due driver per ogni blocco di WL tagliato: i driver si sono effettivamente duplicati.
Questo, quindi, penso che sia un problema da mitigare e l'hanno risolto "collegando" i due blocchi di WL tagliati tramite delle scale bidirezionali e usando soltanto un driver di stringhe per entrambi i blocchi.

Originariamente inviato da @Liupen

Comunque per mitigare è stata applicata una maggiore condivisione, aumentando sottoblocchi dei blocchi... ma che razza di spiegazione è?!
Il funzionamento è imperscrutabile (ma si parla delle parte CMOS o gestionale della Nand) e con l'effetto di aumentare del carico dell'array e della corrente di funzionamento (che sinceramente non mi sembra una miglioria o un traguardo desiderabile) boh!

Questo è vero, la spiegazione è decisamente penosa. L'unica cosa che mi viene da pensare è che boh, per migliorare questi driver di stringhe abbiano aumentato il numero di sottoblocchi... magari così facendo c'è una maggiore condivisione e un uso inferiore di driver, non so.

Originariamente inviato da @Liupen

Continuando con l'ultimo pezzo:
La scala bidirezionale (SC) ha risolto il compromesso tra latenza di lettura, energia di lettura per bit ed efficienza dell'array, mostrato in Figura 8.

Ok, quindi la soluzione per ovviare a quanto detto (aumentare del carico dell'array e della corrente di funzionamento) è quello di usare per le nand una struttura SC... che non è mai stata usata da nessun altro!!

MMMh...no... la usano tutti i costruttori di nand 3D da 3 generazioni di 3D nand https://semiwiki.com/events/8116-tec...18-nand-flash/

La differenza con la solita architettura a scala è che questa delle G9 è bidirezionale e mi sembra che ha senso visto che spezzi in due le WL. Qui le WL non sono divise in due e non esistono scale bidirezionali.

Originariamente inviato da @Liupen

Ma ti sembra che possa portare dei vantaggi reali perchè io ricordo bene quando qualche anno fà anche Intel rapid storage doveva monitorare i dati e tenere traccia di tutto per poi dare un boost alle scritture quando servivano e che invece... zero, peggio c'era solo il rapid storage di Samsung.

No Liupen, io la vedo una tecnologia sbagliata e basta. Siamo abituati alla nostra fantastica (ed enorme) cache SLC e ora dev'esser tagliata per farsi occupare da un'altra cache meno performante e duratura... perché alla fine AWT non allunga nulla, taglia e basta.
Dalla recensione del 2600 di The SSD Review:

Il bucket SLC ha la capacità più piccola, seguito da un bucket TLC più grande e infine dal bucket QLC più grande.

La teoria, però, è solitamente diversa dalla realtà quindi, come detto l'altra volta, aspettiamo qualche recensione prima di poter dire che sia controproducente o no come tecnica, ma non mi aspetto belle cose sicuramente.

EDIT: anche la WL di molibdeno al posto di tungsteno non è nulla di nuovo: https://www.kioxia.com/en-jp/rd/tech...topics-71.html.