SSD, un futuro incerto e con diversi problemi da risolvere

SSD, un futuro incerto e con diversi problemi da risolvere

Interessante studio dell'Università di San Diego che, dopo aver analizzato 42 tipologie di chip NAND Flash, giunge a una conclusione che lascia aperti molti interrogativi. Vediamo quali.

di pubblicato il nel canale Storage
 

Lo studio - Latenze e affidabilità

Lo studio pone le basi sul trend che l'evoluzione dei chip NAND Flash sta seguendo, ovvero la miniaturizzazione dei processi produttivi e la tendenza ad archiviare sempre più bit per singola cella. Lo studio ha preso in esame, infatti, chip con processo produttivo da 72nm a 25nm, oltre alle tipologie SLC (Single Level Cell), MLC (Multi Level Cell, 2 bit per cella) e TLC, (Triple Level Cell).

Allo studio vi sono inoltre tipologie di chip NAND Flash capaci di andare oltre, confermando che il trend di sviluppo di questa tecnologia procede proprio su questi due binari, ovvero processo produttivo e aumento dei bit per cella. Lo studio, molto articolato, parte con alcune considerazioni interessanti.


Grafico SX: valori migliori con marcatori lontani dall'ascissa. Grafico Dx: valori migliori con marcatori vicino all'ascissa.

Il grafico a sinistra mostra la vita media dell'unità in termini di cicli lettura e scrittura (indicati come P/E Cycles, Program/Erase), mentre quello a destra la media di BER (Bit Error Rate) a fine vita media dell'unità. I chip SLC mostrano una tenuta interessante in termini di cicli lettura scrittura con il passaggio a processi produttivi inferiori, mentre è più evidente il calo dei chip TLC. Le problematiche sono ancora più estremizzate prendendo in considerazione gli errori misurati a fine vita per ogni unità, con le unità TLC e MLC affette mediamente da un grande numero di errori.

Un comportamento peggiore in generale, quindi, in corrispondenza dei chip con processo produttivo maggiormente minaiturizzato. Non certo una novità, per i più appassionati che seguono il settore, ma non si tratta certo dell'unico aspetto emerso dallo studio.

A livello di latenze si ripropone un peggioramento generale con il raffinarsi del processo produttivo. Anche in questo caso i chip meno toccati dal problema son quelli di tipo SLC, mentre si fanno più seri al crescere dei bit per cella. Semplificando di molto il problema, un chip SLC ha una struttura più semplice, mentre i chip multi-cella devono i problemi di affidabilità e prestazioni alla loro struttura fisica.

Ogni cella di memoria dispone di un transistor con un strato di metallo fra il gate e il channel, chiamato floating gate. Per "scrivere" un valore nella cella, viene applicato un voltaggio significativo, al fine di permettere al flusso di elettroni di raggiungere il floating gate. Per cancellare la cella, si applica un voltaggio inverso. Ogni passaggio di elettroni mette a dura prova il gate, che da un momento in poi non sarà più in grado di fare il proprio dovere.

In un chip SLC il voltaggio per portare su on o off il transistor ha due range ben precisi, separati da una "banda di sicurezza". Dovendo memorizzare una singola informazione, i chip SLC dispongono di due range (una di attivazione, l'altra di disattivazione), separati dalla banda di sicurezza. Vi sono buoni margini per mantenere questi range abbastanza ampi, mentre per chip MLC le cose si complicano. Più informazioni vi sono da archiviare, più vi saranno da gestire diversi range di attivazione e bande di sicurezza, complicando di molto le comuni operazioni. Questo di traduce in una latenza di gran lunga superiore e affidabilità ridotta. Un trend, secondo lo studio, che non potrà che peggiorare in futuro se non si interverrà a dovere.

 
^