Litografia Hyper-NA EUV, ASML ci sta lavorando: compare per la prima volta in una roadmap

La produzione di semiconduttori avanzati nei prossimi anni sarà realizzata - in parte - con macchinari High-NA EUV. Cosa verrà dopo? ASML ha inserito la litografia Hyper-NA EUV per la prima volta nella sua roadmap, ma non la vedremo (almeno) prima del 2030.
di Manolo De Agostini pubblicata il 13 Giugno 2024, alle 14:51 nel canale ProcessoriASML
La litografia Hyper-NA EUV entra nella roadmap di ASML, seppur probabilmente come un semplice segnaposto. Il campione europeo e mondiale della produzione litografica con processi produttivi avanzati ha inserito nella propria scaletta il passo successivo alla litografia High-NA EUV, adottata in primis da Intel per i processi successivi a quello Intel 18A (14A, 14A-E e più avanzati).
"Sul lungo termine, dobbiamo migliorare il nostro sistema di illuminazione e passare all'Hyper-NA", ha detto Martin van der Brink, ex presidente di ASML, in una presentazione che si è tenuta a maggio all'ITF World di imec ad Anversa. "Parallelamente, dobbiamo portare la produttività di tutti i nostri sistemi a 400-500 wafer all'ora".
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Con High-NA EUV l'apertura numerica è passata da 0.33 NA dei macchinari EUV a 0.55 NA, ma con Hyper-NA si punta a 0.75 NA e forse oltre, con un orizzonte di applicazione intorno al 2030, probabilmente inoltrato. L'evento di Anversa ha segnato la prima apparizione di Hyper-NA in una roadmap tecnologica di ASML.
"C'è molta ricerca in corso", ha detto Kurt Ronse, Imec Advanced Patterning Program Director, a EE Times. "Possiamo andare più in alto di 0.55-0.75, 0.85? Hyper-NA porta sicuramente alcune nuove sfide".
Ronse cita la polarizzazione della luce. "Se si supera 0.55, si nota subito che la polarizzazione uccide il contrasto, perché uno degli orientamenti della polarizzazione annulla la luce. Per evitare questo problema è necessario un polarizzatore". I polarizzatori, però, bloccano la luce, intaccando quindi l'esposizione, oltre a ridurre l'efficienza energetica e aumentare i costi di produzione.
Un altro problema sul cammino di Hyper-NA riguarda il resist, il sottile strato utilizzato per trasferire uno schema circuitale sul substrato semiconduttore su cui è depositato. "Già a 0.55 NA assottiglieremo il resist", ha detto Ronse. "Con Hyper-NA le cose peggiorano ulteriormente. Ciò comporterà ulteriori sfide per la selettività della rimozione di materiale semiconduttore dal wafer (etching)".
Ronse ha anche affrontato il tema che ha un po' diviso l'industria: mentre Intel Foundry si è buttata a capofitto sulla litografica High-NA EUV, TSMC non ha ancora fatto altrettanto e non prevede di usarla nemmeno per l'ultimo processo annunciato, noto come A16, atteso nella seconda metà del 2026.
"TSMC non ha ancora bisogno di High-NA", ha detto Ronse. "Verso la fine di questo decennio, probabilmente la introdurranno". Al momento, TSMC può fare tesoro della sua esperienza nel double patterning insieme ai macchinari EUV esistenti.
"Ciò che è veramente critico nel double patterning è l'errore di posizionamento dei bordi", ha affermato. "Le due maschere devono essere perfettamente allineate. Intel vuole evitare questo problema. La grande differenza con Intel è che non è riuscita a padroneggiare il double patterning come TSMC. Di conseguenza, preferiscono una risoluzione più elevata con High-NA EUV".
Secondo Ronse, l'High-NA dovrebbe essere sufficiente per i processi da 2 nm a 14, 10 e forse anche 7 angstrom. Dopodiché, l'Hyper-NA inizierà a prendere il sopravvento. Hyper-NA ridurrà ancora di più l'esigenza di ricorrere al double patterning, consentendo di contenere i costi.
Per il post Hyper-NA non si è ancora presa una strada, ci sono ricerche in vari ambiti, ma soprattutto potrebbe essere essenziale puntare su materiali con una mobilità degli elettroni superiore al silicio, che comunque - secondo Rose - dovrebbe rimanere sempre la base dei wafer.
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