[Thread Ufficiale] AMD RYZEN AM5 ZEN4

[Cutter90]

Originariamente inviato da tornado89

Se qualcuno di voi usa il programma Ryzen master, mi può dire se mi consente di vedere le temperature della cpu mentre sono in game?

Riva Tuner e via

[mikael84]

Originariamente inviato da paolo.oliva2

Non ti seguo... Zen2 aveva CCX da X4, è Zen3 cha passa il CCX a X8... e tutti i CCX mobile sono X8 con 16MB di L3, ma non c'è nessun crollo prestazionale... (nel mobile) anzi, AMD da' l'IPC di Zen4C uguale a Zen4 e fino a -3% nel caso di programmi fortemente L3 dipendenti.
Cioè... con Zen2 avevamo 2 CCX X4 ciascuno con 16MB di L3, e con Zen3 si passa a CCX X8 con 32MB di L3, la L3 a core è la stessa ma si elimina la latenza di collegamento tra le 2 L3 (16MB CCX1 e 16MB del CCX 2).

Ma non è una esclusiva del core C, nel senso che i 2MB o 4MB di L3 a core li vediamo anche nei core non C, ad esempio nel mobile, ma mi pare anche nel desktop su alcuni modelli.

La l3 come sempre detto, non è a core, ma globale. Zen2 era a CCX da 4x16, ma la latenza per core era oltre il doppio. Che voresti tornare al sistema dei 3000? Va bene per applicazioni di calcolo non certo per prestazioni come giochi, compressioni etc.

Con zen6 si dovrebbe svoltare sulle latenze tra CCD, e vogliamo tornare ai CCX.

Riguardo il 8700g, grazie alla struttura CCD, mantiene tutti rapporti core to core ed IPC di zen4, ma dove serve la cache, sbanda terribilmente, vedi giochi e compressioni.
Chiaro, va bene nel calcolo, come anche un CB, ma li pure con 96mb di cache non guadagni.

Originariamente inviato da paolo.oliva2

Le perdite che si vedono tra L3 da 2MB/core e 4MB/core non riflettono la realtà... perchè sono L3 da 32MB per 8 core con latenza mi pare 40, dimezzate a 16MB come capacità ma sempre con la medesima latenza dei 32MB.
Cioè, se si fa il test delle cache/DDR con AIDA, la L1/L2/L3 viaggiano tutte ad una frequenza simile a quella dei core, ma la banda è data dalla latenza e la latenza è in base alla dimensione della cache.
Che 16MB di L3 per 8 core riportino una incidenza maggiore di cache missing rispetto a 32MB, è certo... però questo lo si valuta con la predizione Zen4, con una frequenza/latenza L3 riferita al 5nm, con DDR5 a 6000, con una frequenza di 2GHz per l'NB, con latenza 40...
Una predizione migliore, una latenza di 20 per 16MB anzichè 40 per 32MB, una frequenza NB non limitata a 2GHz ma a 5GHz, delle DDR5 non 4800/6000 ma 10K/12K, una L3 a frequenza più alta... e non dimentichiamoci la L3 3D.

I test di Aida non fanno altro che fare il calcolo clock x bus cache e latenza ram, quindi effettuano il rappoto cicli ghz/ns.
Se tu avessi 10ghz, anzichè 5, avresti 2x la banda l1/l2/l3. Quella non viene tagliata.
Con le ram più veloci, tramite ghz/latenza avrai valori migliori, ma questo è un'altra cosa.

Originariamente inviato da paolo.oliva2

Perdonami ma non riesco a comprendere il filo... AMD dovrebbe aspettare nanometrie più dense per l'ibrido, mentre Intel è ricorsa all'ibrido proprio per la mancanza di nanometrie più dense... cioè, Intel ha fatto l'ibrido su Intel7 che è una nanometria meno densa del 7nm TSMC... mentre per AMD parliamo del 4nm che è un'enormità più denso e dovrebbe aspettare cosa? Il 2nm?
Poi c'è un discorso tutto differente di implementazione ibrida tra AMD ed Intel... che è difficile da spiegare.

AMD inserisce 1 core C al posto di 1 core P, per rendere più efficiente l'aumento di prestazione, perchè in fin dei conti il core C è un core ottimizzato e più denso per operare a frequenze leggermente inferiori, con lo stesso ISA, stesso IPC e sempre SMT2, e virtualmente il funzionamento ottimale lo avrebbe in MT con carico 100% dove la differenza di frequenza è minima in quanto i core P hanno frequenze ben inferiori a quella turbo massima, e di qui la differenza con i core C è ovviamente inferiore.

Intel inserisce 2 core E al posto di 1 core P, ma i 2 core E non uguagliano la prestazione del core P, perchè non sono SMT2 e perchè hanno un IPC inferiore... a cui si aggiunge il prb ISA diverso. Quanto core E servono per uguagliare la prestazione di 1 core P? 3? 4? In AMD già 2 core C supererebbero nettamente il core P. Io non conosco le aree precise Intel... ma mi pare di ricordare che il core P Intel è più grasso del core Zen4 (tra densità e numero transistor), e non credo che 1 core Zen4C occupi un'area maggiore rispetto a 3-4 core C Intel... non ho i dati precisi, ma mi pare che il core Zen C vinca su tutto sul core E Intel, prestazione/area e prestazione/consumo.

Certo, la densità è importantissima, ed il problema appunto, è la cache l3.
Come vedi sui 32 core, raddopierà pure la l3 che è oltre 1/3 di die.

Intel infatti, per collegare gli e core, gli ha aumentato la l3, ed ha dovuto bombardare di l2 (che è molto più grossa della l3) per evitare che gli ecore si mangiassero la loro l2 e saturassero buona parte di l3.

I p-core, se non avesso gli e core, avrebbero 24mb di l3 e 16mb di l2.
Con gli e core, passano a 36mb di l3 e ben 32mb. Di fatto raddoppiano la l2 e 1,5 la l3.
Come vedi, per mantenere quei core extra, devono bombardare di cache, non a caso raptor è una padella da quasi 260mm2, roba da rtx 4070ti quasi.

Inoltre gli e core non sono come i core dense, sono stati proprio una pezza, in quanto era inconcebile mettere 16 p core, altrimenti non ricorevvi a questo.

Lo sai che la latenza ibrida core to core è equivalente a quella di zen2?

L'ibrido volendo potresti pure farlo su AMD, tramite un CCD basic ed uno Dense, oppure, non potendo dividere in 2 CCX, colleghi un 8+16 ad una cache molto più grande, ed ecco che ti serve densità.

Il calcolo che fai tu, è trovare un modo per avere performance brute, sacrificando l'IPC e il ST a scappito del puro MT.

Originariamente inviato da paolo.oliva2

Presumo che intendi 16 core a CCX per 32 core totali.
L'8.8 GT/S... abbiamo superato già i 10 GT/s (anche se in OC).
https://www.hdblog.it/hardware/artic...mhz-overclock/
A mio parere non li vedremo più 32 core P sul desktop... perchè tra aumento iGPU e implementazione IA...
Ma è proprio per l'IA che io presumerei un aumento del core-count ma su core C... perchè (mia impressione e posso sbagliarmi) l'IA predilige un numero superiore di logiche meno potenti rispetto a meno logiche più potenti.

No, il CCX sui core basic non ci interessa, si intende CCD, quindi jedec 8,8gt/s, per poi passare alle ddr6.

Con i 3nm, hai densità sufficiente a poter realizzare un 16 core totale, ma il problema resta sempre la cache l3. Salvo non lanci le CPU già impilate.

Per farti un'esempio, 8 core zen4, hanno densità di 92mtx mm2 su 30mm2. 16 core zen4 per farceli stare su 30mm2, ti servirebbe 184mt xmm2 (densità da 3nm), e purtroppo la cache non viene dimezzata con i 3nm, quindi per passare a 64 dovresti allargare il CCD.
Ovviamente su zen4, ma con i prossimi i transistor saranno molti di più per core.

Originariamente inviato da paolo.oliva2

Sugli APU AMD vedo una potenza Tops riferita all'NPU e poi "fino a" nell'utilizzo IA condiviso NPU/iGPU/X86... e il core C ci va a pennello, perchè aumenta il core-count favorevolmente rispetto all'are rispetto ai core P, aumenta la prestazione/efficienza...

Per me faranno una cippone L2/L3 stile IBM, nel centro, bello condiviso tra 1-8 Chiplet, con funzione IOD. Tanto si passa già da 12 chiplet per X96 (Epyc Zen4) a 6 chiplet per X192 (Epyc Zen5C).

Per AI, servono tensor core più che altro.

[paolo.oliva2]

K. Devo assimilare

[paolo.oliva2]

Intanto c'è una chicca, che se confermata sarebbe una botta pazzesca.

Il rendering AMD Strix Halo rivela il potente design dell'APU Ryzen: 16 core Zen 5, 40 core GPU RDNA 3+, cache L3 da 64 MB

Altre specifiche includono il supporto per una memoria fino a LPDDR5x-8000 (256 bit) e una NPU AI "XDNA 2" in grado di fornire oltre 70 TOP. Le APU Strix Halo saranno incentrate sulle ultime piattaforme FP11. Queste APU presenteranno un TDP di 70 W (cTDP 55 W) e supporteranno valori di picco fino a 130 W.

Design del chiplet Zen 5
Fino a 16 core
64 MB di cache L3 condivisa
40 unità di calcolo RDNA 3+
Cache MALL da 32 MB (per iGPU)
Controller di memoria LPDDR5X-8000 a 256 bit
Motore XDNA 2 integrato
Fino a 70 AI TOP
16 corsie PCIe Gen4
Lancio della seconda metà del 2024 (previsto)
Piattaforma FP11 (55W-130W)

Tenete presente che un 7700X arriva a 142W PPT, questo è un X16 con una iGPU da 40 CU e arriverebbe al massimo a 130W. Certo che (se vero) sto N4P tirerebbe da bestia.

Le APU AMD Strix Halo saranno l'offerta di chiplet, utilizzando fino a 3 die, 2 CCD e 1 GCD. I chip presenteranno fino a 16 core Zen 5 con 32 thread. Questi chip manterranno la stessa struttura della cache L1 e L2, quindi si tratta di un massimo di 16 MB di cache L2 mentre la cache L3 verrà aumentata a 32 MB per CCD. Quindi possiamo vedere fino a 64 MB di cache L3 sui chip superiori (due CCD). Si dice che i CCD siano diversi da quelli utilizzati su Granite Ridge. Inoltre, viene menzionato solo il GCD, il che significa che potrebbe non esserci alcun IOD a bordo del pacchetto.

Verrà commercializzato sempre nel 2024... quindi dovrebbe arrivare prima sia di Arrow che di Lunar.

https://wccftech-com.translate.goog/...t&_x_tr_pto=sc

Altre info da leggere qui.

https://www-pcgamesn-com.translate.g...t&_x_tr_pto=sc

https://hothardware-com.translate.go...x_tr_hist=true





Qui invece Ryzen AI 9 HX 170 “Strix Point”

https://hardwaretimes-com.translate....t&_x_tr_pto=sc

[ionet]

per lo piu' e' un riassunto dei vari rumor precedenti, di nuovo pare che forse all'interno del GCD ci sono anche dei core LP, ma se vero, a che pro, in che quantita' e configurazione..sperem per il computex

interessante il nuovo collegamento INFO tra chiplet e GCD, forse mikael puo' delucidarci, magari migliora proprio alcuni tipi di latenze..

[paolo.oliva2]

Originariamente inviato da ionet

per lo piu' e' un riassunto dei vari rumor precedenti, di nuovo pare che forse all'interno del GCD ci sono anche dei core LP, ma se vero, a che pro, in che quantita' e configurazione..sperem per il computex

interessante il nuovo collegamento INFO tra chiplet e GCD, forse mikael puo' delucidarci, magari migliora proprio alcuni tipi di latenze..

La parte core LP è molto interessante... non sono dentro il GDC, che per altro sarebbe l'IOD + GDC, ma sono dentro il chiplet.
Forse li chiamano LP perchè il chiplet essendo prodotto sull'N4P, non è possibile realizzare Zen5C che abbisogna dell'N3E...

La chiarificazione che il chiplet di questi è diverso dal Granite non è insignificante... perchè già di per sè se questi chiplet mobili integrano core LP (CON LO STESSO CORE-COUNT dei chiplet desktop), è palese che i chiplet Granite con tutti core "normali" e non una parte LP, le prestazioni sarebbero maggiori. Io non voglio creare castelli in aria e aspettative smisurate... ma se l'IPC di Zen5 mobile è valutato come media con core normali ed LP e su frequenze dei core "normali", è ovvio che risulti inferiore al reale, mi parrebbe sballato e questo giustificherebbe il rumor di IPC ben superiore di Granite.

Poi riportare la banda con una comparazione è utile per il 99% delle persone che non ha un'idea delle bande delle discrete e delle DDR alternative.
Se consideriamo che la soluzione AMD LPDDR5X 256 offre quasi 3X la banda delle DDR5 6400 e in linea con le discrete medio-basse, direi che molti dei pregiudizi sulle prestazioni grafiche massime degli APU vadano a finire nel cesso.

Tra l'altro quella monetina a fianco dei 2 die, ha una dimensione tra le monetine da 2 e 1 centesimo di € (vedi mia foto sotto, la monetina USA è simile a quella inglese)... ed i 2 chiplet Zen5 X8 ci stanno tranquillamente nell'area di quella moneta... e fa supporre che l'IOD di Zen4 abbia un'area simile all'IOD + GPU40CU di questo Zen5... impressionante, perchè nel salto all'N3E, AMD potrebbe metterci una iGPU ancor più grande e/o un core-count superiore, e visto che AMD sta già producendo sull'N3E i chiplet densi Zen5C, i tempi potrebbero essere rapidi... ed ancor più sull'N2... per AMD è solamente questione di scelta commerciale di quello che potrebbe fare.




Per quello che riguarda il collegamento tra chiplet e IOD, è lo stesso di Zen4. Quello che può cambiare sono le frequenze dell'IF, le linee PCI si sa già che saranno inferiori a quelle desktop, e idem l'I/O. Per Zen6 si parla di PCI6 (almeno per trasferimento interno CPU)... dubito sia implementato su Zen5.
La latenza in sè sarà sempre superiore rispetto ad un monolitico, perchè il segnale deve essere convertito sull'IF alla partenza (chiplet) e riconvertito all'arrivo (IOD), ma la latenza ha un valore suo, perchè dipende dalla velocità e da altro del circuito rimanente. Avere DDR5000 a CL40 (latenza) non è meglio rispetto a DDR10000 a CL42, come del resto l'L3 3D aumenta di poco la latenza della L3, ma aumenta e di molto il risultato dove la L3 conta. Sono 2 casi esempio che con una latenza superiore si ottiene un risultato comunque migliore.

[paolo.oliva2]

Ho dovuto leggere più volte per arrivare a capire ciò che scrivi (ovviamente per carenze mie).

Originariamente inviato da mikael84

La l3 come sempre detto, non è a core, ma globale. Zen2 era a CCX da 4x16, ma la latenza per core era oltre il doppio. Che voresti tornare al sistema dei 3000? Va bene per applicazioni di calcolo non certo per prestazioni come giochi, compressioni etc.
Con zen6 si dovrebbe svoltare sulle latenze tra CCD, e vogliamo tornare ai CCX.
Riguardo il 8700g, grazie alla struttura CCD, mantiene tutti rapporti core to core ed IPC di zen4, ma dove serve la cache, sbanda terribilmente, vedi giochi e compressioni.
Chiaro, va bene nel calcolo, come anche un CB, ma li pure con 96mb di cache non guadagni.

OK, però lì si somma anche un discorso di frequenze inferiori...
Il confronto è si giusto, però, a mio parere, AMD non ha fatto nulla per migliorare in quanto non era certo negli obiettivi AMD far competere l'8000G vs i 7000.
L'8000G ha usato il PP più denso a scapito della frequenza e una L3 16MB e non a 32MB o impilata aggiuntiva per ovvi prb dei costi, perchè avrebbe fatto miracoli.
Strix ok che porta una L3 a 32MB x 8 core, però tanto arriva (pare) dall'N4P

I test di Aida non fanno altro che fare il calcolo clock x bus cache e latenza ram, quindi effettuano il rappoto cicli ghz/ns.
Se tu avessi 10ghz, anzichè 5, avresti 2x la banda l1/l2/l3. Quella non viene tagliata.
Con le ram più veloci, tramite ghz/latenza avrai valori migliori, ma questo è un'altra cosa.

Si... comunque era per spiegare che la latenza cache va a braccetto con la dimensione della cache.
AMD quando taglia la L3 da 32MB a 16MB, non migliora la latenza come potrebbe... ed è ovvio che se confronti due L3 a pari latenza ma 16MB vs 32MB i core ne risentano molto di più che se 16MB/latenza 20 vs 32MB latenza 40.
Cioè... una L3 a metà latenza equivale come avere DDR5 a frequenza doppia.
Se ho L3 latenza 20 + DDR5 5000 = L3 latenza 40 DDR5 10000 (penso, perchè da una parte raddoppi la latenza e dall'altra raddoppi la banda).

Certo, la densità è importantissima, ed il problema appunto, è la cache l3.
Come vedi sui 32 core, raddopierà pure la l3 che è oltre 1/3 di die.
Intel infatti, per collegare gli e core, gli ha aumentato la l3, ed ha dovuto bombardare di l2 (che è molto più grossa della l3) per evitare che gli ecore si mangiassero la loro l2 e saturassero buona parte di l3.
I p-core, se non avesso gli e core, avrebbero 24mb di l3 e 16mb di l2.
Con gli e core, passano a 36mb di l3 e ben 32mb. Di fatto raddoppiano la l2 e 1,5 la l3.
Come vedi, per mantenere quei core extra, devono bombardare di cache, non a caso raptor è una padella da quasi 260mm2, roba da rtx 4070ti quasi.
Inoltre gli e core non sono come i core dense, sono stati proprio una pezza, in quanto era inconcebile mettere 16 p core, altrimenti non ricorevvi a questo.
Lo sai che la latenza ibrida core to core è equivalente a quella di zen2?

Ma secondo me stiamo un po' andando fuori dal discorso... perchè verissimo quello che dici, ma andiamo a finire su limiti architetturali che per altro esistono solamente nel contesto temporale di quella architettura con X valori IF/PCI, IPC/frequenze e determinate DDR5 disponibili.
Facendo un esempio... un X96 Zen4 ha pur sempre lo stesso CCX di un 7950X, la stessa L3/L2 e quant'altro, quello che cambia è che si passa da un double-channel AM5 ad un dodeca-channel Epyc. Quindi il core-count CPU aumenta aumentando la banda DDR, ma lasciando il resto invariato.
Mi sfugge quale sarebbe la differenza tra un 7950X con DDR5 4800 double-channel, che con DDR5 9600 otterrebbe una banda simile al quad-channel sempre DDR5 4800.

Idem è lo stesso facendo i conti su un Zen5 sulla base di Zen4 e DDR5 EXPO 6000... secondo me così è creare dei limiti a priori... sarebbe come con gli APU dicendo che con DDR5 la banda massima è 100GB/s, quindi l'iGPU è castrata e quindi una 40CU risulterà un cesso, e poi scappa fuori che in Strix Halo l'iGPU avrebbe 270GB/s... quasi 3X la banda delle DDR5 6400 in AM5... è ovvio che il limite teorico iniziale era un pregiudizio.

Per me il discorso è più semplice... il CCX deve superare l'X8... come prima era X4 ed AMD l'ha portato a X8, ora lo deve portare a X16 se non X32.
Non so come varia la banda intercore... ma mi pare che il problema riguardi più inter CCX/inter L3 che inter-core all'interno del CCX.
La L3 non è un prb per me... o almeno non è un problema per AMD perchè con l'impilazione non ha alcun problema di ottenere una capacità superiore (doppia o tripla) dipendente dalla densità nanometria utilizzata.

L'ibrido volendo potresti pure farlo su AMD, tramite un CCD basic ed uno Dense, oppure, non potendo dividere in 2 CCX, colleghi un 8+16 ad una cache molto più grande, ed ecco che ti serve densità.

No, la densità serve ad Intel perchè Foveros non supporta nanometrie spinte... serve una L3 da 64MB anzichè 32MB? Già ora sul 5nm/6nm arriva a 96MB... a costi ridicoli rispetto a nativamente e oltretutto non sulla nanometria più spinta (e costosa).

Il calcolo che fai tu, è trovare un modo per avere performance brute, sacrificando l'IPC e il ST a scappito del puro MT.
No, il CCX sui core basic non ci interessa, si intende CCD, quindi jedec 8,8gt/s, per poi passare alle ddr6.
Con i 3nm, hai densità sufficiente a poter realizzare un 16 core totale, ma il problema resta sempre la cache l3. Salvo non lanci le CPU già impilate.
Per farti un'esempio, 8 core zen4, hanno densità di 92mtx mm2 su 30mm2. 16 core zen4 per farceli stare su 30mm2, ti servirebbe 184mt xmm2 (densità da 3nm), e purtroppo la cache non viene dimezzata con i 3nm, quindi per passare a 64 dovresti allargare il CCD.
Ovviamente su zen4, ma con i prossimi i transistor saranno molti di più per core.

L'impilazione è nata 2-3 anni fa con la L3, ma si parlava applicabile anche a CCX, iGPU e quant'altro.
Secondo me ragiogniamo su dei limiti che in realtà non ci sarebbero.
Intel realizzava max un X24 (mi pare) monolitico, con rese ~45% di die perfetto... e realizzava una CPU con il doppio dei core a mo' di Core2.
AMD con l'MCM ha raddoppiato il core-count, portando un X96 a costi e rese da Chiplet X8.
Perchè aspettare un 2nm per un chiplet X16 quando oggi lo potrebbe già fare con l'impilazione? Quello che AMD con TSMC (OGGI) non fa, non è perchè impossibile, ma perchè non commerciabile (perchè la features costerebbe troppo).

Per AI, servono tensor core più che altro.

Quello che ho visto... perchè AMD è l'unica a dichiarare una potenza Tops NPU e "fino a" con NPU + X86 + iGPU? E' palese che se si aumentano i core dell'NPU si aumentano i Tops, ma è anche ovvio che aumentare l'NPU = non aumentare se non diminuire la parte iGPU/X86 e le cache L3...

P.S.
Che io abbia fantasia (molta) non lo metto in dubbio. Però cerchiamo di uscire fuori da certi pregiudizi. Non riesco a comprendere perchè ancora oggi se si parla di AMD, ci facciamo dei limiti su limiti attuali come se AMD non abbia dimostrato nulla (esempio L3 3D)... mentre se parliamo di Intel, viene quasi automatico ipotizzare che se Intel non avesse il prb silicio, chissà cosa starebbe realizzando... dimenticando o volutamente ignorando che l'innovazione degli ultimi anni è targata esclusivamente AMD, in quanto l'brido Intel oggi c'è solamente perchè Intel ha le fab e i dindi, qualsiasi altra azienda che avrebbe prodotto l'ibrido Intel da TSMC/Samsung/GF, sarebbe fallita dopo 3 mesi, senza i super-clock di Intel7 cosa avrebbe fatto un 12900K sul 7nm TSMC (Intel7 = 7nm TSMC) in lotta con Zen3?

[ionet]

La foto con la monetina riporta vega e Fiji per un confronto
e halo sarà simile

I core lp sono riportati sul i/o gcd, dovrebbero essere core extra oltre chiplet
Anche Meteor mi sembra di ricordare ha qualcosa di simile
ma sono rumor, da prendere con scetticismo

Ma pare che il leaker e' un tipo affidabile, parla anche del collegamento INFO tra chiplet e gcd i/o, che era previsto per zen6 ma conferma che halo lo avra' per primo
Collegamenti Infinity Fanout
Il link di hothardware ne parla, con un approfondimento su rdna3 dove e' già usato
https://hothardware-com.translate.go...t&_x_tr_pto=sc

https://hothardware.com/Image/Resize...big_fanout.jpg

[paolo.oliva2]

Originariamente inviato da ionet

La foto con la monetina riporta vega e Fiji per un confronto
e halo sarà simile

I core lp sono riportati sul i/o gcd, dovrebbero essere core extra oltre chiplet
Anche Meteor mi sembra di ricordare ha qualcosa di simile
ma sono rumor, da prendere con scetticismo

Ma pare che il leaker e' un tipo affidabile, parla anche del collegamento INFO tra chiplet e gcd i/o, che era previsto per zen6 ma conferma che halo lo avra' per primo
Collegamenti Infinity Fanout
Il link di hothardware ne parla, con un approfondimento su rdna3 dove e' già usato
https://hothardware-com.translate.go...t&_x_tr_pto=sc

https://hothardware.com/Image/Resize...big_fanout.jpg

Quella a sinistra non è Strix Halo con i 2 chiplet sulla destra?




Nel funzionamento Zen, non ho idea di cosa possano fare dei core LP nel GDC, a me pare strano...
Anche in Zen4 la iGPU è nell'IOD, perchè è la posizione più naturale, accanto alle linee PCI, all'MC ed a tutto l'I/O, senza alcuna necessità di collegamenti IF che aumenterebbero le latenze. Anche perchè se non la metti nell'IOD, per forza di cose faresti un 4 die di package, perchè i Chiplet non hanno I/O... con tanto di aumento latenze e consumi (il 4° die deve essere comunque collegato) e costi plus di package.

Non è che avendo letto nella descrizione Zen5 LP sull'IOD/iGPU (ultima riga nella 1a foto) qualche "furbo" ha pensato che i core LP sono li?

[ionet]

quella foto e' storia, e' stata fatta quando hanno presentato Vega, e il confronto era con Fiji
e' stata riportata come esempio e forte similitudine per come Halo dovrebbe apparire
https://hothardware-com.translate.go...t&_x_tr_pto=sc

per il resto attendiamo il computex, manca poco

[Ubro92]

Quelle sono solo GPU... Strix Halo dovrebbe essere un APU completa con LPDDR5X condivise per cpu e gpu.

Il layout dovrebbe essere questo e sembra essere una bella padellina:





https://www.techpowerup.com/321693/a...56-bit-lpddr5x

[paolo.oliva2]

Io le VGA non le seguo... però lì riporta i chiplet non l'N4X e l'IOD/iGPU con l'N4P...

La 7700X è sul 5nm con 54CU è 346mm2 e 245W.
La 7600X è sul 6nm con 32CU è 204mm2 e 190W.

A me pare una esagerazione 200mm2 per 40CU su un 4nm che è un totale più denso del 5nm ed ancor più del 6nm. Però c'è anche l'IOD nel conto.

Comunque dando per buono i chiplet X8 a 80-85mm2 e IOD/iGPU a 200mm2, il totale verrebbe 360/370mm2.

Che sia grande non si discute... però considerando che un 7950X è 264mm2 e che 20-30mm2 in più sono per i chiplet Zen5, alla fine AMD ci ha messo una 40CU al posto della 2CU di Zen4 in solamente 70/80mm2 in più... un successone (dovuto al 4nm TSMC).
Ovviamente è un primo passo per AMD, ma visto che in 1 max 2 anni si passerà dal 4nm al 3nm e poi al 2nm, i 170W di oggi con 40CU domani potranno essere sempre 170W ma con 60CU oppure 120W con 40CU.
Se la soluzione banda di AMD manterrà le promesse, beh... è una soluzione realizzata in MCM, quindi l'area è quella che è ma la resa è quella dell'MCM, fosse un monolitico da 360/370mm2 sarebbe ben diverso, e poi bisogna vedere la risposta degli OEM, perchè potenziando la iGPU dell'APU a 40CU, vuol dire un tot in più di modelli con prestazione grafica superiore senza dover optare per una VGA mobile on boad, il che vuol dire meno magazzino per gli OEM, progettazione mobo più semplice, progettazione dissipazione su 1 solo punto e non 2, portatile più leggero, meno superficie calda sul mobile... ed è ovvio che un APU con 40CU costi meno all'OEM vs un apu + VGA on board da 40CU. Di pro ce ne sono un tot, di contro... solamente se rispetta le aspettative... ma già il fatto di portare questa soluzione in produzione di massa, mi pare pressochè certa la qualità.

[paolo.oliva2]

Mancano 2 settimane al Computex. Una volta, con il Capitano, si facevano le previsioni... potremmo cambiare e passare ad uno cosa vorrebbe.

Io per upgradare a Zen5 mi basta che abbia +20% (almeno) di prestazione su Zen4, il che vorrebbe automaticamente un aumento d'efficienza almeno del 20%, ma per me è possibile che si vada verso il +30%.
Zen5 secondo me promette un miglioramento su Zen4 maggiore di quello avuto da Zen3 su Zen2, per questi motivi:
L'aumento dell'architettura successiva dipende da quanto è stato fatto dall'architettura precedente, e Zen2 è stato un bel salto su Zen+, certamente maggiore del salto di Zen4 su Zen3.
Zen5 ha una rosa di affinamenti maggiori di Zen3, perchè già solamente eliminare la perdita di frequenza L3 impilata, significherebbe da solo un +16% di frequenza L3 con aumenti belli corposi della banda (e degli FPS).
E al tutto rimane da quantificare il guadagno N4X o N4P sul 5nm (il 4nm degli 8000G era un PP 4nm affinato per la densità a scapito della frequenza, mentre l'N4P è affinato per l'aumento di frequenza, densità ed efficienza e l'N4X è l'affinamento più spinto per la frequenza maggiore).
Il punto dolente è... il costo?
Diciamo subito una cosa... un Zen5 N3E sarebbe costato MOLTO MOLTO di più, perchè avrebbe richiesto un maggior R&D silicio e stesura in quanto tutto ex-novo e nulla di trasportabile, e comunque il wafer del 3nm costa 20K $, un po' meno l'N3E, ma distante dai 16K $ del 4nm. In più i processi 4nm sono più rodati e presumibilmente con rese migliori.
Io sono propenso a credere ad un Zen5 con prezzi D-DAY simili a Zen4... ma non me li ricordo quelli di Zen4... quindi penso sui 650$ per un 9950X ma sotto i 600$ nel giro di 1 mese... anche perchè con un 7950X sceso sotto i 500$ e verso i 450$ pare, non avrebbe senso per un Zen5 9950X >600$. Teniamo presente che si arrivò ad un punto in cui c'erano ~100€ di differenza tra un 5950X ed un 7950X... ovviamente il perchè era le vendite AM5/DDR5... ma oggi che cambia? AMD ha un portone spalancato sulla possibilità di migrazione di massa verso AM5 giocando sui ~6 mesi di vantaggio su Intel... un botto enorme di volume di vendita... con un Zen5 che non avrebbe chissà quali costi superiori vs Zen4, con l'R&D da recuperare che sarebbe strettamente dipendente al volume... io vedo tutti pro e nessun contro a commercializzare un Zen5 a prezzi stile Zen4 di 2-3 mesi fa... anche perchè con un 9800X3D a 400$ sarebbero un totale chi upgraderebbe, ed un volume considerevole di Zen4 usati sarebbe la manna per chi ha AM4... quindi AM5, per me, potrebbe fare tabula rasa e Intel si ritroverebbe un mercato completamente saturo con Arrow, e ciò sarebbe un gran problema per Intel, visto che negli ultimi 2-3 anni non è riuscita manco a riprendersi l'R&D silicio/architettura. Vedremo se sarò troppo ottimista o pessimista pure io.

I rumor danno probabile al 99,9% che AMD rispetti il 1° luglio come commercializzazione Zen5, ovvero il 1° giorno del 2° semestre 2024... ma c'è anche caso che AMD anticipi al 30 giugno, come fece con Zen4. E' uscito il bios che pare definitivo per supporto Zen5... non so se è un ulteriore step Agesa, ma comunque nella descrizione hanno messo esplicitamente per supporto nuove CPU, ovvio Zen5. Diciamo che si è tranquillamente nei tempi per Zen5 a luglio, ma anche a giugno. Non avrebbe alcun senso un bios uscito ad aprile per un Zen5 a settembre.



Installato... prb zero ora, tutto ok... windows ci ha messo un 15" al primo avvio dal logo al desktop... 2° avvio normale come prima.


A seconda di come si presenterà Zen5, in specifico lato overcloccabilità, ho 3 opzioni da mettere sul mercatino: 7950X, 7950X + DDR5 EXPO 6000 CL32, 7950X + DDR5 EXPO 6000 CL32 + AIO360 Thermaltake (in PVT). Difficile ma non impossibile la mobo X670E PG.

[paolo.oliva2]

AMD Zen 6 presenterà tre configurazioni CCD: 8, 16 e fino a 32 core, Zen 5C racchiude 16 core in un singolo CCX

Avere 16 o 32 core su un singolo CCD nelle CPU AMD Zen di nuova generazione sarà ottimo per i casi d'uso multi-thread, in particolare all'interno delle famiglie Threadripper ed EPYC. Per gli utenti PC tradizionali, è probabile che AMD acceleri ulteriormente il numero di core, ma non ci sono molti giochi o motori per PC ottimizzati attualmente per chip con un numero di core così elevato e le opzioni CPU 3D V-Cache rendono più praticabile opzione in questi casi e risparmiare anche un sacco di soldi. Guarda il Ryzen 7 7800X3D, ad esempio, una parte a 8 core con V-Cache impilata che si trova proprio lì con le migliori CPU a 16 e 24 core.

https://wccftech-com.translate.goog/...t&_x_tr_pto=sc

[maxsin72]

Originariamente inviato da paolo.oliva2

AMD Zen 6 presenterà tre configurazioni CCD: 8, 16 e fino a 32 core, Zen 5C racchiude 16 core in un singolo CCX





https://wccftech-com.translate.goog/...t&_x_tr_pto=sc

L'ideale per me sarebbe un 12 core con IOD sul die e cache 3D: sarebbe una scheggia nel gaming, basta vedere come con l'8700g su B650 siano riusciti ad arrivare a ddr5 10300 https://videocardz.com/newz/overcloc...en-7-8700g-apu

[paolo.oliva2]

Originariamente inviato da maxsin72

L'ideale per me sarebbe un 12 core con IOD sul die e cache 3D: sarebbe una scheggia nel gaming, basta vedere come con l'8700g su B650 siano riusciti ad arrivare a ddr5 10300 https://videocardz.com/newz/overcloc...en-7-8700g-apu

Un IOD sul chiplet sarebbe praticamente lo Strix Point X12 monolitico... ma non credo che AMD gli metterà la L3 3D, gli è più facile impilare il chiplet con Strix-Halo... mobile... anche se trasbordasse lo Strix-Halo nel desktop, non applicherebbe la L3 3D, a favore dei chiplet Granite.
Io sono dell'dea che Intel spingerà molto sugli FPS... ed ora che produrrà in MCM, sono dell'idea che una cache aggiuntiva la metterà, tanto una L4 da sarbatoio otterrebbe lo stesso scopo.
Io non starei tanto a sentire le opzioni 12/20/24 core... perchè Intel ha una notevole esperienza di CPU affiancate... e potremmo anche trovarci 24/40/48 core.
A prescindere da chi l'avrà più lungo, è ovvio che ognuno spingerà dove l'altro è carente... quindi se pippo è più potente a core, pluto spingerà su un maggiore MT. Non faccio previsioni su chi l'avrà più lungo a core... ma AMD pare restia ad un aumento del core-count, e comunque pare non più del +50% con l'ibrido, e quindi max X24. I TH sarebbero 48, ma l'SMT2 è +30% max, quindi equivalente a ~32 core SMT1, di cui ~10 core C.

[paolo.oliva2]

Ho fatto delle prove con il Vsoc.

La mia mobo con l'ultimo bios, si comporta così:

VDDR 1,1V = VSOC 1,050V (Jedec 4800)
VDDR 1,35V = VSOC 1,25V (EXPO 6000).

Vedendo che il VSOC aumenta in base al VDDR, supporrei che con VDDR1,4V si possa stare ancora tranquillamente dentro a 1,3V max del VSOC... diverso con VDDR 1,45V.

Ho fatto una piccola prova con VDDR 1,35V a portare il VSOC a 1,2V... non ho avuto problemi... però non ho insistito più di tanto perchè un DDP troppo spinto (differenza di potenziale tra le 2 tensioni) può causare lo stesso prb di un VSOC troppo alto.

[Gyammy85]

Originariamente inviato da paolo.oliva2

Quella a sinistra non è Strix Halo con i 2 chiplet sulla destra?




Nel funzionamento Zen, non ho idea di cosa possano fare dei core LP nel GDC, a me pare strano...
Anche in Zen4 la iGPU è nell'IOD, perchè è la posizione più naturale, accanto alle linee PCI, all'MC ed a tutto l'I/O, senza alcuna necessità di collegamenti IF che aumenterebbero le latenze. Anche perchè se non la metti nell'IOD, per forza di cose faresti un 4 die di package, perchè i Chiplet non hanno I/O... con tanto di aumento latenze e consumi (il 4° die deve essere comunque collegato) e costi plus di package.

Non è che avendo letto nella descrizione Zen5 LP sull'IOD/iGPU (ultima riga nella 1a foto) qualche "furbo" ha pensato che i core LP sono li?

Non credo che le proporzioni siano le stesse perché Vega aveva un core molto più grosso rispetto ai 200 mm2 di strix halo, comunque la soluzione è molto carina, semplice e simmetrica come tutto i chip buoni

[Ubro92]

Sono chip completamente diversi, qelle sono unicamente GPU, dove l'unica differenza è che i chip di memoria non sono GDDR ed esterni al die ma sono HBM impilate di fianco al die della GPU...

E' tipico soprattutto per le soluzioni HPC, come GH100 di nvidia:



Nel caso di strix halo, innanzitutto non hai vram dedicata, quindi non hai chip di memoria interni, ma dovrebbero essere esterni al die, internamente hai tre CCD, due da 8 core l'uno, più uno die che intergra IGP e I/O, rispetto le classiche apu hai anche ulteriori 32mb di cache che rubano inevitabilmente spazio, ma sopperiscono alla poca BW delle LPDDR5X (circa 273gb/s, in collegamento QC 64bit o OC 32bit)

Al massimo per quanto riguarda i chip di memoria LPDDR5X, che dovrebbero essere condivisi per cpu e gpu, potrebbero utilizzare un layout alla meteorlake (ovviamente con un die quasi 3 volte più grosso), esterni ma su un unica piastrella:



Ciò avrebbe pro e contro, pro perchè semplifica all'OEM la progettazione del sistema di dissipazione e compatta al massimo possibile il circuito, i contro sono la poca personalizzazione per l'OEM sul quantitativo di ram da impilare o l'uso di moduli più veloci quando disponibili, oltre alla riparabilità nel caso di moduli ram difettosi.

[paolo.oliva2]

Comunque a spanna il 4nm soluzione densa penso che sia un 25%/30% più denso del 5nm... l'N3E un +10%/15% c'è ulteriormente... andremmo tranquillamente al -40%... inoltre le soluzioni di impilazione ridurrebbero certamente la dimensione rispetto ad un'area 2D.
Non trovo una mazza in rete, in ogni caso i socket FP8 e FP11 mobile dovrebbero essere certamente più piccoli di un AM5, perchè hanno meno linee PCI e I/O, quindi diminuerebbe il numero di piedini sottostanti alla CPU/socket.