Athlon 64 Venice in commercio

[AndreaG.]

Originariamente inviato da Eraser|85

maxart ma che put*****e vai dicendo??



!?!?!?!?
A me non risulta che siano gli A64 a dover rincorrere i pentium4!

Credo si riferisse alla codifica, dove gli intel sono più veloci e molti programmi utilizzano le sse3

[ErminioF]

Si ma ormai le differenza marcate che c'erano una volta tra p4 e barton non ci sono più, inoltre coi dual core amd passerà avanti anche con l'encoding

[leddlazarus]

i software a 64 bit.....

poi si parlera'
con i 64 bit nativi gli AMD dovrebbero andare veramente bene.....

[bjt2]

Per il software a 64 bit:

L'EM64T non va così bene come l'AMD64, perchè il P4 ha 2 ALU a 16 bit che funzionano al doppio della frequenza della CPU: si possono fare 4 operazioni a 16 bit, due a 32 e due mezze a 64 bit (o forse una???) per ciclo di clock. Tra le operazioni sono comprese quelle di calcolo dell' Effective Address. L' A64 ha 3 ALU specializzate (e dedicate) per gli Effective address, 3 ALU generiche che, credo, siano full 64 bit e un moltiplicatore intero ed un divisore intero. Il P4 fino al northwood faceva le moltiplicazioni intere convertendole in floating point e di nuovo in interi (!!!), non ho notizie per la divisione. Finalmente il Prescott ha un moltiplicatore per gli interi (ancora non ho notizie per il divisore).

Ciao,
Bjt2.

[MaxArt]

Originariamente inviato da AndreaG.

Credo si riferisse alla codifica, dove gli intel sono più veloci e molti programmi utilizzano le sse3

Del resto, stavamo parlando di quello, no?

Originariamente inviato da bjt2

L'EMT64 non va così bene come l'x86-64

Si dovrebbe dire EM64T, e se con x86-64 intendi il set implementato da AMD, ora si chiamano AMD64. La nomenclatura x86-64 è usata sia per AMD64 che EM64T, mi pare.

Il P4 fino al northwood faceva le moltiplicazioni intere convertendole in floating point e di nuovo in interi (!!!), non ho notizie per la divisione. Finalmente il Prescott ha un moltiplicatore per gli interi (ancora non ho notizie per il divisore).

Uhm, mi pare strano. La moltiplicazione sarebbe stata parecchio lenta, allora.

[capitan_crasy]

Originariamente inviato da mamastro

semmai... sbloccato verso il basso :-;

letto male...

[bjt2]

Originariamente inviato da MaxArt

...[cut]...

Si dovrebbe dire EM64T, e se con x86-64 intendi il set implementato da AMD, ora si chiamano AMD64. La nomenclatura x86-64 è usata sia per AMD64 che EM64T, mi pare.

Sistemato... grazie

Originariamente inviato da MaxArt

Uhm, mi pare strano. La moltiplicazione sarebbe stata parecchio lenta, allora.

Non più di tanto... aumenta un po' la latenza, ma considerando che è già alta e che il clock del P4 è stratosferico, non è che si perde più di tanto rispetto all'A64...

[OverClocK79®]

Originariamente inviato da Eraser|85

maxart ma che put*****e vai dicendo??

credo si riferisse al MultyT e alla codifica ed affini (il solito campo dove i P4 sono ankora qlkosa sopra)

per il resto il Venice ha anke l'MCH migliorato oltre per la comp per le prestazioni
visto che mediamente va qlkosa in + di un Winch o NewC a pari freq

ma quella A del Vcore?? che significa??? 1.35? 1.3?

BYEZZZZZZZZZZZZ

[AndreaG.]

Originariamente inviato da MaxArt

Del resto, stavamo parlando di quello, no?

Si infatti, sono daccordo con te pur avendo un amd64 inquanto quel tipo di operatività non mi interessa

quando avremo dualcore e 64bit implementati decentemente nei software ne riparleremo, ma ora che intel in quel campo sia un tantinello avanti mi sembra chiaro, avendo girato in questi 2 giorni il web in lungo e in largo dovendo consigliare un pc ad un amico

[sirus]

bene
però io non cambio ancora
aspetto il dual core e faccio il grande salto da P3 1000 a dual core

[ciocia]

Scusate, ma come si fa a capire che revisione e' la cpu, quando la si ordina online? Se non si compra in un negozio piccolo ed esperto, ordinando nei grandi store col cavolo che ti scrivono la revision....

[xeal]

Originariamente inviato da bjt2
L' A64 ha 3 ALU specializzate (e dedicate) per gli Effective address, 3 ALU generiche che, credo, siano full 64 bit e un moltiplicatore intero ed un divisore intero.

Confermo, questo aspetto è rimasto invariato nei K8 rispetto ai K7: 3 ALU e 3 AGU (address generating unit, AMD le chiama così), con pipeline separate. Il moltiplicatore dovrebbe essere stato ottimizzato: i k7 mi pare impiegassero 4 cicli di clock per una moltiplicazione intera a 32 bit, gli A64 3 cicli con dati a 32 bit, 4 per interi a 64 bit (se non ricordo male). I nortwood si appoggiavano alla FPU "vera e propria", oppure utilizzavano in qualche modo l'unità SSEx?

[bjt2]

Non lo so

[cdimauro]

Originariamente inviato da bjt2

L'EM64T non va così bene come l'AMD64, perchè il P4 ha 2 ALU a 16 bit che funzionano al doppio della frequenza della CPU: si possono fare 4 operazioni a 16 bit, due a 32 e due mezze a 64 bit (o forse una???) per ciclo di clock.

Sicuro che le ALU siano a 16 bit? A me risulta che siano a 32 bit, e che per le operazioni a 64 bit vengano usate due "istruzioni" a 32 bit per portarle a termine.

[cdimauro]

Originariamente inviato da xeal

I nortwood si appoggiavano alla FPU "vera e propria", oppure utilizzavano in qualche modo l'unità SSEx?

E' uguale: FPU e SSE/2/3 utilizzano la medesima "sezione di calcolo in virgola mobile".

[bjt2]

Ciao,

Scusa, finalmente ho trovato il link:

dal sito di INTEL,

http://www.intel.com/technology/itj/...cles/art_2.htm

pagina 5, verso la metà...

Ciao.

[cionci]

Originariamente inviato da bjt2

Ciao,

Scusa, finalmente ho trovato il link:

dal sito di INTEL,

http://www.intel.com/technology/itj/...cles/art_2.htm

pagina 5, verso la metà...

Ciao.

Ti riferisci a questo schema ?


In tal caso quello è lo schema interno di ogni ALU veloce e non di entrambe... I primi 16 bit vengono prodotti in un ciclo di clock (dell'ALU), mentre i secondi 16 nel ciclo successivo...
Considerando che l'ALU viaggia ad una frequenza pari al doppio di quella del processore può essere terminata una istruzioni a 32 bit per ogni ciclo di clock (della CPU) per ogni ALU, sempre che l'istruzione sia fra quelle che vengono instradate sulle porte veloci...

[cdimauro]

Ti ringrazio, l'articolo è veramente molto, molto interessante.

Però da quel che ho capito il processamento delle operazioni "16 bit alla volta" riguarda la latenza (che è di 1,5 cicli di clock: due per le somme parziali a 16 bit, e una per la generazione dei flag), ma non mi sembra influire sul throughput, cioè su quante operazioni (a 32 bit, che sono ciò che interessano) è in grado di processare un'ALU "semplice".

[bjt2]

Avete ragione: non avevo pensato che ci fosse anche l'altra ALU...

Io mi riferivo alle prestazioni a 64 bit: l'A64 con 3 ALU che spero siano full 64 bit, può processare fino a 3 addizioni a 64 bit per ciclo di clock. Bene che vada, se la slow ALU è full 64 bit (e non credo, visto che il progetto originario del P4 non prevedeva il supporto a 64 bit) è possibile fare una addizione a 64 bit per ciclo di clock. Inoltre su internet ho letto che la velocità del decodificatore del P4 è di 3 micro ops a ciclo, quindi anche avendo la possibilità teorica di eseguire 5 addizioni (4 a 16 e una a 32/64 bit posto che la slow ALU faccia anche le addizioni) per ciclo, ciò non può avvenire continuamente. La velocità di decodifica in micro ops (anzi, macro ops) dell'A64 è di 6 micro ops per ciclo di clock, dove ogni macro op può indicare fino a 2 operazioni elementari (per esempio leggere da memoria ed aggiungere ad EAX).

[bjt2]

L'articolo è interessante, ma è di parte...