[Thread Ufficiale] CPU Zen 14/12/7nm: AMD Ryzen!

[Catan]

Originariamente inviato da paolo.oliva2

A livello didattico , il 14nm + architettura Zen, testando il mio 1800x e rilevando i valori con HWinfo (che in una rece Tom's aveva riportato molto preciso e penalizzato solamente in lentezza rispetto a strumenti professionali), ha il miglior rapporto consumo/prestazioni nella fascia 2,2GHz/3GHz, dove a 2,2GHz rilevavo 30W e a 3GHz 50W. +800MHz = +20W Oltre i 3GHz l'efficienza cala enormemente, visto che per ottenere altri +800MHz il consumo aumenta di ~50W.
E' ovvio che considerando un consumo comunque sotto i 100W per un X8+8 a 3,6GHz, è un po' ridicolo parlare che Zen non sia efficiente sopra i 3GHz, ma è la realtà rispetto a frequenze più basse.

La cosa buffa è che ipotizzando un aumento dei core del 50%, si potrebbe comunque ottenere un X12 che a 2,2GHz consumerebbe meno di un 1800X def., ma con circa la stessa potenza elaborativa... quindi ovvio che commercialmente sarebbe improponibile.

se riuscissero a predisporre due linee produttive, in futuro, potrebbero benissimo differenziare le linee con meno core ad alta frequenza per il desktop e più core a bassa frequenza per il mercato server.
L'adozione però di 4 die interconnessi sullo stesso package però di fatto ti evita questa cosa, visto che a costo 0 hai un fattore moltiplicativo di 4.
Forse quando i core passerrano da 32 a 48 magari un leggero abbassamento del clock permetterà di rimanere nei tdp.

[Ryddyck]

https://www.computerbase.de/2018-01/...te-benchmarks/
https://www.youtube.com/watch?v=-rwP3YFnzMQ

[capitan_crasy]

L'analisi ai raggi X si è rivelata ancora più interessante (guardate il video per i dettagli), in quanto ha evidenziato che tutti i die della CPU EPYC sono interconnessi, mentre in quella Threadripper effettivamente solo due die sono connessi, mentre gli altri, pur veri e presenti, non lo sono. In estrema sintesi, quando AMD vorrà, potrà creare facilmente CPU Threadripper a 32 core, ma al momento le due serie di CPU non sono uguali, per quanto però molto simili.

Clicca qui...

[capitan_crasy]

Originariamente inviato da Ryddyck

https://www.computerbase.de/2018-01/...te-benchmarks/
https://www.youtube.com/watch?v=-rwP3YFnzMQ

[Cloud76]

Originariamente inviato da capitan_crasy

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Ha inserito il processore senza difficoltà, senza però installare il dissipatore, il sistema di archiviazione o una scheda video. Praticamente sulla motherboard c'era solo la RAM.

In questo modo der8auer ha potuto limitare gli errori mostrati dalla motherboard, confinandoli alla sola CPU al fine di capire più facilmente l'origine di eventuali problemi.

Oddio non è che se anche solo ci appoggi sopra un dissipatore ti genera dei problemi è...

Comunque mi pare fosse stato detto che gli altri due die c'erano ma erano inutilizzabili, non disabilitati ma proprio resi morti da AMD, quindi non c'è molto da fare, o AMD li produce con dei core in più o non si possono fare magie.

[Catan]

Originariamente inviato da capitan_crasy

L'analisi ai raggi X si è rivelata ancora più interessante (guardate il video per i dettagli), in quanto ha evidenziato che tutti i die della CPU EPYC sono interconnessi, mentre in quella Threadripper effettivamente solo due die sono connessi, mentre gli altri, pur veri e presenti, non lo sono. In estrema sintesi, quando AMD vorrà, potrà creare facilmente CPU Threadripper a 32 core, ma al momento le due serie di CPU non sono uguali, per quanto però molto simili.

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sempre detto, il problema non so le cpu, sono le mobo.
Devono ridisegnare il pcb e connettere i pin dello socket che servono i due die all'alimentazione e ai canali delle ram. Attualmente tutti quei pin sono messi a massa.
Come ho detto la soluzione migliore , per mantenere le dimensioni, sarebbe connettere 2 slot di memoria ad ogni die.
Cosi se uno popola solo 4 slot avrà un quad channel ( 1 canale per ogni die), se uno popola tutti e 8 gli slot un octo-channel come gli epyc attuali.

Ps poi analisi ai raggi X non se può sentire, avranno usato un SEM (scanning electron microscope)

[conan_75]

Originariamente inviato da capitan_crasy

Se fosse vero (e non sappiamo con quale ram) mica male.

[sgrinfia]

Originariamente inviato da capitan_crasy

si presenta interessante, prestazioni incoraggianti .

[Gyammy85]

Ma è il 3dmark 11, qualcosa di più vecchio non c'è, win7FTW

[sieg87]

Originariamente inviato da Gyammy85

Ma è il 3dmark 11, qualcosa di più vecchio non c'è, win7FTW

Gittià 5 ?

[Gyammy85]

Originariamente inviato da Veradun

Esiste anche la possibilità di fare EPYC usando sei die Zeppelin invece di 4, quindi riprogettando solo l'interconnessione esterna.

A me piacerebbe sapere se faranno una cosa simile con le gpu

[paolo.oliva2]

Originariamente inviato da Veradun

Esiste anche la possibilità di fare EPYC usando sei die Zeppelin invece di 4, quindi riprogettando solo l'interconnessione esterna.

Io noon è che dica che non ci siano altre possibilità per arrivare a 48 core, soltanto che portare il CCX a 6 core da 4 sembrerebbe la più plausibile, visto che se AMD ha riportato il cambio socket con le DDR5.

Aumentando i die a 6, si ritroverebbe 6 MC e un dodeca-channel, con cambio socket e mobo. Cioè... finchè le variazioni sono dentro 1 die, non c'è bisogno di cambiare nulla.

[techfede]

Originariamente inviato da paolo.oliva2

Io noon è che dica che non ci siano altre possibilità per arrivare a 48 core, soltanto che portare il CCX a 6 core da 4 sembrerebbe la più plausibile, visto che se AMD ha riportato il cambio socket con le DDR5.

Aumentando i die a 6, si ritroverebbe 6 MC e un dodeca-channel, con cambio socket e mobo. Cioè... finchè le variazioni sono dentro 1 die, non c'è bisogno di cambiare nulla.

Io, da ignorante in materia, sono d'accordo con te che sarebbe la soluzione più plausibile, però non prendiamola per assodata quando è comunque una nostra considerazione

[Catan]

Originariamente inviato da Veradun

Ci chiediamo da anni (Smithfield, 2005) perche' non lo facciano anche sulle GPU, suppongo che distribuire la logica di controllo non sia cosi' banale come ci immaginiamo.

credo che nelle gpu sia concettualmente più facile aggiungere unità nel silicio che non interconnetterne due esternamente.
Sopratutto nell'ambito integrate dove comunque le prestazioni devono restare sotto una certa soglia.

[capitan_crasy]

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[Catan]

Originariamente inviato da Veradun

Il cambio socket per le DDR5 è riferito al desktop.

Stante che di solito in ambito server il salto DDRn -> DDRn+1 si cerca di fare il prima possibile perché solitamente comporta anche il raddoppio di densità, con 6 die non sei obbligato a rifare il socket, se esponi comunque 8 canali e gestisci la distribuzione internamente attraverso la revisione dell'IF per interconnettere 6 invece di 4 die.

Sono approcci molto fini in genere, che sulla carta funzionano. Nel mondo reale conviene fare approccio a forza bruta che non va a toccare la gestione.
Quindi se mettono 6 die, cercheranno di associare ad ogni die un dual channel. Se devono risparmiare spazio, associano al massimo 2 slot di memoria a die invece che 4.

Originariamente inviato da Veradun

Ma potresti anche esporne 12 battendo ancora di più sull'altro punto forte di EPYC, cioè quantità e banda della memoria per socket, invece che solo sul core count, che accadrebbe modificando in 12c il singolo die Zeppelin (3 CCX da 4c o 2 CCX da 6c), che peraltro in ambito desktop sarebbe clamorosamente inutile.

Fino a che la filosofia è il singolo die è la cpu desktop e per il desktop va bene il dual channel, saranno sempre 2 ccx con mc in comune, dove al massimo aumentano i core per ccx.

Originariamente inviato da Veradun

Dovrebbero spiegare a TPU che gli optical shrinks non sono più una via percorribile, e anche da un bel po'

[/quote]

attualmente gli OS sono quelli che noi chiamiamo half node. Il fatto è che non portano più vantaggi "elevati", prima un os ti permetteva di toglierti anche 15-20nm adesso se ti va bene ne togli due. In percentuale è rimasto più o meno lo stesso salto, in valore assoluto no rispetto a quello che puoi fare.
Prima si puntava al nodo sapendo che con gli stessi macchinari poi ci facevi l'halfnode, adesso punti direttamente all'halfnode saltando il passo precedente.

I 14-12nm sono gli halfnode (o optical shrink, realmente stai prendendo il laser della litografia e lo stati appunto "riducendo" con le opportune maschere) dei 16nm. Nessuno è passato per i 16nm mi pare.
Amd anzi ha fatto un salto dai 32nm notevole, saltando i 28 che erano il loro os, saltando il nodo dei 22 (con os a 20) e saldando il nodo dei 16, passando diretto al 14 - 12.
Direi che zen+ è un os a 12 di zen è "lapalissiano" visto che già i 14 sono l'os di qualcosa. Hanno solo usato un termine "inusuale" per il mercato attuale, ma non sbagliato.
Adesso puntano ai 7nm che è un nodo, cui half node o os sono 6 nm. Per guadagnare 1 nm , a meno di grossi problemi, nessuno ci investe ma punteranno, quasi sicuramente al 5nm.
diciamo che prima il cambio di tecnologie era più "lento" e cadenzato, adesso nemmeno prendi quella che ti serve, ma quella che puoi ottenere al momento. Fregandotene se è un nodo o un mezzo nodo (o una riduzione ottica del nodo che dir si voglia).

[george_p]

Originariamente inviato da capitan_crasy

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Sbagli Capitano... nel 2019 forse uscirà Zen I a 28 nm (cit.)

[Gyammy85]

Originariamente inviato da george_p

Sbagli Capitano... nel 2019 forse uscirà Zen I a 28 nm (cit.)

E andrà al massimo come un sandy bridge a def (cit.)

[capitan_crasy]

Originariamente inviato da george_p

Sbagli Capitano... nel 2019 forse uscirà Zen I a 28 nm (cit.)

Originariamente inviato da Gyammy85

E andrà al massimo come un sandy bridge a def (cit.)

[Catan]

Originariamente inviato da Veradun

L'MC non fa parte del CCX, che facciano sei core per CCX o tre CCX (da quattro core) per die niente cambia, possono tranquillamente fare quel die (lo chiamiamo Zeppelin 2?) con due soli controller di memoria.

vero l'mc è esterno, mi stavo confondendo con il Serializzatore/deserializzatore, quello credo sia esclusivo per ogni ccx.