[Thread Ufficiale] AMD Zen4 7000 series

[matte91snake]

ma esiste un changelog dell'agesa? non riesco proprio a trovare qualcosa.
ieri ho aggiornato la taichi al bios 2.08 reimpostando il tutto e oggi è uscito il 2.10, unica modifica update ad agesa 1.1.0.3

[paolo.oliva2]

Originariamente inviato da matte91snake

ma esiste un changelog dell'agesa? non riesco proprio a trovare qualcosa.
ieri ho aggiornato la taichi al bios 2.08 reimpostando il tutto e oggi è uscito il 2.10, unica modifica update ad agesa 1.1.0.3

Che io sappia, gli ultimi Agesa (dall'1.1.0.0 in poi) erano per il supporto degli 8000G, poi corretto un prb sugli 8000G fino all'Agesa 1.1.0.2B. 1.1.0.3 non lo so... per la mia mobo (sempre Asrock) il 2.09 era uscito la settimana scorsa... ma oltre al fatto di dover reimpostare tutto, non ho visto alcuna differenza.

[SnobWatch]

Originariamente inviato da Cutter90

Eh, però tu cadi un po' della nuvole. Nel senso che si sapeva che il 7950 x3d avesse questo problema. Se non riconosce il gioco non gira bene come cpu.
Si sapeva. Certo, amd poteva fare qualcosa dal canto suo. ma se volevi una cpu per giocare era il 7800 X3d la scelta giusta, anche per questi problemi che non ha.

Io voglio una CPU per fare tutto
Io gioco gira benissimo, basta non forzare nulla a mano, se non lo hanno spinto sui core 3D di default il motivo sarà questo.
In ogni caso anche senza 3D va meglio di Intel sul decima. xD

Questo gioco usa tutti i core e spesso spinge su dieci o undici core.

[paolo.oliva2]

Secondo me è una cosa che si risolverà... (se il problema è la dissipazione dei core con la L3 3D impilata sopra).

Non capisco perchè AMD non abbia risolto la cosa semplicemente modificando il pachage.

Cioè, in poche parole, abbiamo un chiplet con 32MB di L3 prodotto a 5nm, con una L3 da 64MB prodotta a 6nm, il che ovviamente comporta una dimensione del die della L3 3D simile all'intero chiplet, e di qui la L3 3D che oltre a ricoprire l'intera area della L3 sul chiplet, "sborda" e va a finire sopra ai core, limitandone la dissipazione e di qui la frequenza max.

Da quel che mi ricordo, la L3 è posizionata al centro con i core X86 intorno... ma cambiando la disposizione, cioè la L3 sempre al centro, ma i core non come una O ma come una U (con sempre al centro la 3), lasciando quindi una parte libera, si potrebbero posizionare entrambi i chiplet facendo coincidere il lato libero e posizionare la L3 3D su entrambi i chiplet (ma con la L3 3D collegata solamente ad 1 chiplet), lasciando quindi i core di entrambi i chilpet "liberi" e quindi a frequenze superiori.
Tra l'altro sarebbe anche possibile (ora) realizzare la L3 3D su una nanometria più spinta anzichè una meno spinta, a tutto pro della dimensione, anziche L3 3D a 6nm e chiplet a 5nm, con Zen5 3D potremmo avere i chiplet a 4nm e la L3 3D a 3nm (se il problema fosse invece la tensione e non la dissipazione, ovviamente no, visto che il 3nm dovrebbe avere tensioni inferiori). Si potrebbe così creare un 2 chiplet entrambi 3D... con un die impilato da 128MB, diviso da 64MB + 64MB, con ogni 64MB che sarebbe la L3 3D per 1 chiplet.

[paolo.oliva2]

Ci sono buone nuove (o meglio... buoni rumor). .

https://wccftech-com.translate.goog/...t&_x_tr_pto=sc

Trapelano informazioni sulla linea di CPU AMD EPYC Torino di quinta generazione "Zen 5 e Zen 5C": fino a 160 core, 320 MB di cache e 500 W TDP




Purtroppo ci sono un totale di SE (aggiungendo pure che è un rumor)... ma il mio ragionamento si basa sul fatto che SE Zen5 EPYC verrà prodotto sul 4nm (come riportano tutti i rumor), e quindi con la stessa nanometria di Zen5 desktop, confrontrando la frequenza base (la turbo non è indicata) di Zen5 Epyc dei modelli con uguale numero di cre con gli equivalenti Zen4 5nm (praticamente gli stessi di Zen4 desktop) dovrebbe rispecchiare ciò che avremo nel desktop.

Zen4 X96 base clock 2,4GHz e 360W TDP - Zen5 X96 base clock 2,7GHz 400W TDP = Zen5 +300MHz di clock e + 40W TDP.

Zen4 X64 base clock 3,1GHz e 360W TDP - Zen5 X64 base clock 3,3GHz 360W TDP = Zen5 +200MHz stesso TDP

Zen4 X32 base clock 3,85GHz e 320W TDP - Zen5 X32 base clock 3,8GHz 320W TDP = Zen5 -50MHz stesso TDP

Zen4 X16 base clock 4,1GHz e 320W TDP - Zen5 X16 base clock 4GHz, 320W TDP = Zen5 -100MHz stesso TDP.

Zen4 a questo indirizzo https://www.amd.com/en/products/proc...04-series.html

Non so che dire... messo così, parrebbe che Zen5 4nm sia più efficiente di Zen4 5nm (considerando che Zen5 ha certamente un aumento di stransistor vs Zen4), perchè un Zen5 X64, allo stesso TDP di Zen4 X64, offrirebbe + 200MHz di frequenza minima garantita.
Però come si alza la frequenza minima garantita (3,8GHz per l'X32 e 4GHz per l'X16), la frequenza minima garantita diminuisce con Zen5, prima -50MHz con l'X32 e poi -100MHz con l'X16, e considerando che nel desktop un 7950X ha 4,5GHz come frequenza minima garantita, mi aspetterei un 9950X a 4,3GHz (-200MHz)... ma anche con frequenze massime inferiori ed una frequenza media MT su tutti i core inferiore a Zen4.
Invece è tutt'altro considerando i Zen5C... perchè 3,6GHz come frequenza base, è quasi simile alla massima di Zen4C 4nm (MA ZEN5C è prodotto sul 3nm, quindi pare che il 3nm pompi davvero tanto considerando che è più denso del 4nm per Zen4C...).

Secondo un grafico della piattaforma pubblicato da Momomo_US , sembra che l'EPYC Torino di AMD supporterà DIMM di memoria fino a DDR5-6000 MT/s con capacità fino a 4 TB su una scheda madre da 8 DIMM, offrendo fino a 128 corsie PCIe Gen5. Si dice che la lineup trapelata sia incompleta e che le velocità di clock siano preliminari poiché non fornisce ulteriori informazioni sui boost clock, ma possiamo aspettarceli man mano che ci avviciniamo al lancio. Il debutto della famiglia AMD EPYC Torino "5th Gen" per server è previsto entro la fine dell'anno, dopo il lancio formale delle architetture Zen 5 e Zen 5C per piattaforme desktop e PC client come Granite Ridge e Strix Point.

Ovviamente per la frequenza massima AMD aspetta di conoscere la resa... ma considerando che il rumor della produzione in volumi di Zen5 è uscita a fine gennaio(inizi di febbraio, pare sia confermata, perchè non sarebbe possibile definire tutta la linea e la frequenza minima garantita senza aver terminato lo sviluppo ES e iniziata la produzione in volumi. Bah... siamo a fine marzo... mancherebbero 2 mesi a giugno (presumibile presentazione al Computex), e la linea Zen5 desktop sarà commercializzata prima...

Aspettiamo un po'...

AMD prevede di utilizzare il processo Samsung a 4 nm per le APU Ryzen di fascia bassa e le GPU Radeon

https://wccftech-com.translate.goog/...t&_x_tr_pto=sc

https://www-hardwaretimes-com.transl...t&_x_tr_pto=sc

Road.map Samsung.

[SnobWatch]

Da quanti hai postato l'idea di vedere una 9950 con più di 16 cores sembrerebbe molto improbabile. Peccato.

[paolo.oliva2]

Originariamente inviato da SnobWatch

Da quanti hai postato l'idea di vedere una 9950 con più di 16 cores sembrerebbe molto improbabile. Peccato.

Tecnicamente AMD ha aumentato il core-count del 50% con Zen4 e del 33% con Zen5 (non al 50% probabilmente per avere più margine quando commercializzerà Zen6 2nm).

Ma la fascia Server e Threadripper non ha un tetto del prezzo, mentre il desktop si, perchè in pratica il desktop ha un "tetto", una volta 800$, oggi 600$, e se offri un aumento del core-count non puoi chiedere il doppio come invece lo puoi nei server, quindi se AMD commercializzasse domani un X24, lo dovrebbe prezzare poco più di un 7950X, ed è ovvio che finchè il 7950X (e domani un 9950X) non rappresenta un prodotto inferiore a quello Intel, AMD non ha alcuna necessità di aumentare il core-count. Ovviamente va valutata anche l'offerta ibrida.

Ma ora si è aggiunta anche l'IA... che ha una risonanza notevole in marketing.
Nel senso che probabilmente un X8 con NPU da 100 TOPS (sparo) sarà molto più vendibile rispetto ad un X24 (probabilmente anche più costoso), ovviamente nel desktop.

AMD in Cina ha presentato i suoi prodotti, 19 TOPS come NPU ma fino a 39 TOPS sfruttando NPU/CPU/VGA... e si parla di 3X con la nuova serie (passaggio core a Zen5, incremento VGA da 12 a 16/40 CU), quindi penso che per AMD sia più remunerativo (con la stessa area) puntare ad una iGPU con più CU che ad una CPU con più core).
Poi bisognerà vedere cosa offrirà Intel, perchè a livello di area, tra 16 core Zen5 e 24 core ibridi (8 core Zen5 + 16 core Zen5C), l'area sarebbe simile, ma lo fai solamente se l'offerta Intel MT risultasse superiore.

Comunque il buffo è che sia AMD che Intel ovviamente per vendere prodotti nuovi devono aumentare le prestazioni, ma ora ambedue hanno prestazioni top di un +10% almeno ottenute con l'OC dalla casa. Se dai 250W volessero tornare ai 150W, offrendo un +20% almeno sui prodotti attuali, come farebbero se non aumentando il core-count?

[paolo.oliva2]

Sul discorso delle nuove mobo AM5 per supportare DDR5 più veloci.

https://www-tomshardware-com.transla...t&_x_tr_pto=sc

È stato precedentemente confermato che le prossime CPU Zen 5 Epyc di AMD, nome in codice Torino, occupano lo stesso socket SP5 dei loro predecessori Zen 4 pur avendo 192 core , ma ora, un elenco di specifiche della scheda madre trapelato dal famoso leaker @momomo_us su X / Twitter, ha rivelato ancora maggiori dettagli. Poiché il rilascio di queste CPU era precedentemente previsto per il 2024, questa fuga di specifiche potrebbe indicare un imminente annuncio ufficiale. Come sempre con le fughe di notizie, prendete le notizie con un pizzico di sale fino a quando non verrà fatto un annuncio ufficiale.

L'elenco delle specifiche della scheda madre trapelato descrive una scheda Socket SP5 che supporta velocità DDR5 fino a 6000 MT/s con 4 TB di RAM, ma solo con una CPU Torino inserita. Senza Torino, sembra che il limite della scheda sia 4800 MT/s— o addirittura 3600 MT/s, che è caratteristico delle limitazioni RAM di Zen 4 a 4 DIMM.

Praticamente, la stessa mobo SP5, che con Epyc Zen4 era garantita a 4800 MT/s, col passaggio a Zen5 passa (passerebbe) a 6000MT/s.

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AMD riconferma il lancio delle APU Strix Point basate su Zen 5 nel 2024, confermati RDNA 3+ e XDNA 2

https://www.gamingdeputy.com/it/news...na-3-e-xdna-2/
https://www-tweaktown-com.translate....t&_x_tr_pto=sc

Caratteristiche previste per AMD Ryzen 8050 Strix Point Mono:

Design monolitico Zen 5 (4 nm).
Fino a 12 core in configurazione ibrida (Zen 5 + Zen 5C)
32 MB di cache L3 condivisa
CPU più veloce del 35% rispetto a Phoenix a 50 W
16 unità di calcolo RDNA 3+
Alla pari con RTX 3050 Max-Q
Controller di memoria LPDDR5X a 128 bit
Motore XDNA 2 integrato
~25 TOP Motore AI
Lancio della seconda metà del 2024 (previsto)

Caratteristiche previste per AMD Ryzen 8050 Strix Point Halo:

Design del chiplet Zen 5
Fino a 16 core
64 MB di cache L3 condivisa
CPU più veloce del 25% rispetto alla gamma Dragon a 16 core a 90 W
40 unità di calcolo RDNA 3+
Alla pari con RTX 4070 Max-Q (90 W)
Controller di memoria LPDDR5X a 256 bit
Motore XDNA 2 integrato
~50 TOP Motore AI
Lancio della seconda metà del 2024 (previsto)

Per quello evidenziato... l'altro giorno avevo evidenziato che nei rumor risultava un Zen5 più efficiente in frequenza a parità di TDP rispetto a Zen4, ma una diminuzione della frequenza base con l'aumentare della frequenza del modello con meno core. Che senso avrebbe specificare Zen5 + 25% per un 16 core a 90W rispetto a Zen4? A mio parere perchè a 90W si raggiunge +25%, ma oltre a 90W, se a pari TDP per Zen5 diminuirebbe la frequenza, ovviamente diminuirebbe il +25%.
Penso che il motivo sia il passaggio dal 5nm al 4nm, dove il 4nm è si più efficiente ma (presumibilmente) Zen5 avrà più transistor rispetto a Zen4. L'8700G 4nm non ha frequenze superiori al 7700X 5nm, ma (per quello che ho letto) è più efficiente. Quindi non dovrebbe meravigliare che un Zen5 4nm possa performare un +25% su Zen4 tra IPC e frequenza, ma abbiamo visto che l'8700G ha una frequenza massima ben inferiore al 7700X... quindi SE un 9950X potrà raggiungere esempio 5GHz vs 7950X 5,3GHz (intendo sotto catico), è ovvio che l'incremento IPC debba fare anche i conti con una frequenza inferiore...

[An.tani]

Originariamente inviato da paolo.oliva2

Secondo me è una cosa che si risolverà... (se il problema è la dissipazione dei core con la L3 3D impilata sopra).

Non capisco perchè AMD non abbia risolto la cosa semplicemente modificando il pachage.

tutto il silicio è portato a livello della cache3d con spessori in silicio inerte

[WarSide]

Originariamente inviato da An.tani

tutto il silicio è portato a livello della cache3d con spessori in silicio inerte

Concordo che per me sono degli idioti gli ingegneri di amd. Io i chip li impilerei a forma di castello di carte, così c'è abbastanza spazio per ventilare il tutto. Poi al posto del dissipatore ci infiliamo 4 mini ventole di fianco 1x1cm.
In questo modo i chip sono tutti belli feschi ed asciutti come i panni asciugati grazie al maestrale.

Basterebbe poco. Se solo quelle capre che lavorano per AMD parlassero italiano e leggessero questo forum...

[SnobWatch]

Originariamente inviato da paolo.oliva2

Praticamente, la stessa mobo SP5, che con Epyc Zen4 era garantita a 4800 MT/s, col passaggio a Zen5 passa (passerebbe) a 6000MT/s.

almeno in questo lascia ben sperare.

non è da escludere che AMD stia rallentando con il core count intenzionalmente per non cannibalizzare i threadripper di fascia bassa (che a mio avviso non hanno nessun senso)...

visto che ormai anche le CPU desktop iniziano a supportare 256GB di memoria, se il core count crescesse troppo potrebbero togliere clienti ai vecchi utenti threadripper che lo sceglievano per il maggiore supporto di memoria.

[paolo.oliva2]

Originariamente inviato da SnobWatch

almeno in questo lascia ben sperare.

non è da escludere che AMD stia rallentando con il core count intenzionalmente per non cannibalizzare i threadripper di fascia bassa (che a mio avviso non hanno nessun senso)...

visto che ormai anche le CPU desktop iniziano a supportare 256GB di memoria, se il core count crescesse troppo potrebbero togliere clienti ai vecchi utenti threadripper che lo sceglievano per il maggiore supporto di memoria.

Comunque conta pure l'I/O... AM5 ha 28 linee PCI di 24 utilizzabili (mi pare), Threadripper ne ha 64... Epyc ne ha 128 (mi pare).

[paolo.oliva2]

Originariamente inviato da An.tani

tutto il silicio è portato a livello della cache3d con spessori in silicio inerte

Non mi torna... come è possibile 64MB di L3 prodotta a 6nm essere della stessa area di 32MB a 5nm del chiplet? Il 5nm è un 30% più denso del 6nm... manco se la L3 impilata fosse prodotta a 3nm risulterebbe densa 2:1 per riuscire a portare 64MB alla stessa area di 32MB a 5nm.

[sbaffo]

Originariamente inviato da paolo.oliva2

Caratteristiche previste per AMD Ryzen 8050 Strix Point Halo:

Design del chiplet Zen 5
Fino a 16 core
64 MB di cache L3 condivisa
CPU più veloce del 25% rispetto alla gamma Dragon a 16 core a 90 W
40 unità di calcolo RDNA 3+
Alla pari con RTX 4070 Max-Q (90 W)
Controller di memoria LPDDR5X a 256 bit
Motore XDNA 2 integrato
~50 TOP Motore AI
Lancio della seconda metà del 2024 (previsto)

E dove lo si monterebbe? mobo quad channel? custom?

[paolo.oliva2]

Comunque... più tardi uscirà Zen5 e più tardi spenderò soldi per un upgrade (forse)... quindi mi frega zero quando uscirà Zen5.

Leggevo un articolo ieri che Intel consegnerà i primi ES di Arrow verso ottobre 2024... e che da questi ES alla commercializzazione ci passano da 2 a 3 mesi.... ma nell'articolo si riportava che essendo Intel, può darsi che ci riesca in 1,5 mesi, e quindi a dicembre 2024.
Zen5 ES era stato distribuito nel 2° semestre 2023, prima del rumor a gennaio 2024 che riportava avviata la produzione in Volumi.
A me pare una barzelletta che Zen5 verrà commercializzato a settembre/ottobre 2024 e Arrow a novembre 2024... a meno che AMD abbia mandato in ferie tutto il personale da febbraio 2024 ad agosto 2024.

[mikael84]

Originariamente inviato da paolo.oliva2

Non mi torna... come è possibile 64MB di L3 prodotta a 6nm essere della stessa area di 32MB a 5nm del chiplet? Il 5nm è un 30% più denso del 6nm... manco se la L3 impilata fosse prodotta a 3nm risulterebbe densa 2:1 per riuscire a portare 64MB alla stessa area di 32MB a 5nm.

Non devi guardare le performance teoriche, come detto sempre, ci sono miriadi di parametri tra i PP.
La cache è impilata sopra la l3 basic e interconnessione TSV.
Con il 5800x3d prima gen, hanno impilato 41mm2 di cache con una densità pazzesca per il nodo. 8x8 mb di cache da 114mt xmm2, che è oltre i 92mt xmm2 di zen4 5nm HP 3fin.

Un 5800x3d è oltre il doppio in transistor rispetto un 5950x.

Sul 7800x3d, stessa cosa, è diminuita la cache basic per via del PP, e sono riusciti ad utilizzare una densità, che al momento supera i 5nm 2 fin. l'hanno rimpicciolita 36mm2.

Il 7800x3d, molti lo paragonano ad un 13900k, ma effettivamente hanno gli stessi transistor.

Disegno banale, per rendere l'idea.

[paolo.oliva2]

L'8700G che area ha tra parte X86 e iGPU?

Perchè ciò spiegherebbe e tanto il perchè Zen6 X16 + una iGPU da 40 CU su un pakage AM5 (ed anche perchè AMD produrrà sul 4nm anzichè sul 3nm, più costoso).

Comunque il numero di transistor ha un senso se confrontato a pari densità e costo PP, altrimenti il valore più indicativo è il margine di transistor fallati soggettivo al PP in questione ed il costo a mm2 di quel PP, e come viene prodotto (MCM, dividendo in più parti il numero complessivo di transistor (fino a 5 se consideriamo un 2 chiplet, L3 3D, IOD e iGPU (in Zen4 iGPU + I/O e lo stesso chiplet, con 40 CU forse no).

Infatti il 7800X ha il chiplet (72mm2), l'IOD e la L3 3D, sono 3 produzioni distinte, sul 5nm e sul 6nm (di cui l'IOD è un PP differente rispetto alla L3 3D, altrimenti l'IOD avrebbe una superficie inferiore al chiplet ed invece è pressochè doppia), e vengono "impachettati" dopo i test se fallati e selezionati (chiplet). Quindi il 7800X pur avendo gli stessi transistor di un 13900K, AMD può venderlo a 380$ (e non credo sia una forzatura, rappresentando la CPU top in game), mentre il 13900K costa molto di più, ed anche per motivi di selezione (il chiplet 7800X3D ha una selezione probabilmente inferiore al 7700X, quel che basta prima del 7600X, mentre il 13900K è un passo sotto al 13900KS).

Quello che mi incuriosisce....

La 7700XT è un 56 CU (di più dei 40 CU dei prossimi APU Zen5 AMD), ma ha 346mm2 (5nm)... mentre è presumibile che un X16 Zen5 + iGPU 40 CU sia inferiore a 250mm2. Probabilmente AMD pagherà un dazio in frequenza massima... ma secondo me ha fatto per bene i calcoli, perchè se commercializzerà un X16 Zen5 con una ~7700XT sui 600$ quando la 7700XT da sola ne costa 450$... fregherà poco o nulla se la parte X86 5,5GHz max al posto di 6GHz (anche perchè con l'aumento di IPC di Zen5, la prestazione sarà comunque superiore a Zen4 anche avesse -10% di frequenza)... ed idem se la iGPU probabilmente offrirà meno FPS di una discreta, perchè esempio la 7600XT ha 32 CU, ma costa già 329$ "da sola". Ed il tutto avrà il suo peso con l'IA.
Resta un mistero del perchè con quell'iGPU viene riportato 256bit di trasferimento dati (l'MC è 128bit in AM5).

[SnobWatch]

Originariamente inviato da paolo.oliva2

Comunque conta pure l'I/O... AM5 ha 28 linee PCI di 24 utilizzabili (mi pare), Threadripper ne ha 64... Epyc ne ha 128 (mi pare).

si si certo, dipende poi dall'uso che se ne fa ma non tutti hanno bisogno di workstation da nmila linee, ecco perchè una CPU mainstream con supporto a 256GB di RAM con tanti core potrebbe essere appetibile per quelli che vogliono una workstation potente senza troppe esigenze.
e non so quanto questo possa fare piacere ad AMD visto che AMD ha il "coraggio" di vendere i threadripper da 16 core

[paolo.oliva2]

Originariamente inviato da sbaffo

E dove lo si monterebbe? mobo quad channel? custom?

E' quello che mi chiedo anche io... ma a sto punto pare non sia più un rumor se riportato da ciò che ha annunciato AMD in Cina.

La soluzione che mi pare più "concreta" è che tra IOD CPU e DDR5 sarà ovviamente a 128bit (altro non può essere su AM5), quindi questi 256bit dovrebbero essere internamente alla CPU.
Non ho le basi... ma sintetizzando, Zen 3D non influisce nella banda MC-DDR5 (che rimane la stessa), ma la L3 a 96MB (rispetto a 32MB) fa sì che i core trovino i dati da elaborare nella L3 senza dover andare a prenderli nella DDR5.
Il problema non è come realizzare ciò (abbiamo soluzioni server con memoria HMB3E da svariati GB "nella" CPU, ma come offrire ciò a prezzi da desktop entry-level.

Probabilmente dirò una cavolata... non ne ho le basi... ma se partiamo dal fatto che 64MB di L3 impilata costano 5$, non sarebbe irreale che AMD possa ottenere una cache per l'iGPU di dimensioni 256MB/512MB comunque a prezzi contenuti, e che questa cache possa permettere una lettura a 256bit (intesa 128bit + 128bit) nella stessa unità di tempo.

Il concetto sarebbe simile alla L3 3D... la iGPU ridurrebbe gli accessi alla DDR5 perchè il dato lo trova nella cache, tanto quanto i core Zen4 trovando i dati nella L3 3D non "chiedono" all'MC di "prendertli" dalla DDR5. I 256bit vs 128bit sarebbe una soluzione per aumentare la banda tra cache e iGPU, perchè virtualmente la lettura a 256bit concederebbe una banda doppia rispetto a 128bit.
Non scordiamoci che è stata AMD ad "inventare" il flag ad inizio stringa per "decidere" se leggere a 32 o 64bit (o era 16-32bit? La vecchiaia...).

[HadesSaint]

giorno ragazzi ma che voi sappiate il 7950x3d ha ancora problemi a "riconoscere" i giochi e ad usare al momento giusto i CCD con la cache?