[Thread Ufficiale] Aspettando ZEN

[Mister D]

Originariamente inviato da bjt2

Se la latenza è la stessa della L2 da 256KB di INTEL, allora è meglio 512KB...
Se la fanno bene potrebbero avere una latenza di solo 1-2 cicli max in più o anche la stessa latenza, ma con cache doppia, si va meglio...
Io non sottovaluterei la L3... La latenza L3 di INTEL è alta, specialmente con molti core, perchè c'è una topologia a doppio anello con "fette" al max di 2.5MB, una per core... In AMD le "fette" sono da 8MB e sono una per ogni 4 core, quindi solo due fette su un die x8... Il collegamento tra le due fette è banale, è velocissimo e occupa poco spazio... Ecco anche il motivo per avere die non più grandi di x8: un core x16 avrebbe 4 fette da 8MB da collegare assieme, con collegamenti incrociati che occupano spazio... Invece con l'MCM su interposer questi collegamenti si fanno esterni e non occupano spazio...

Poi con la cache inclusiva le prestazioni dovrebbero decollare...

E questo non impatta sicuramente sul FO4 o sbaglio? Ergo sono sempre più convinto che quel + 40% sia IPC ST e che le frequenza saranno cmq alte e Keller verrà ricordato a lungo

[bjt2]

Originariamente inviato da Mister D

Ma certamente. Infatti io quei calcoli li avevo fatto pensando che Keller avesse rivisto l'architettura alzando il FO4 di qualcosa. Poi nell'ultima settimana sono uscite fuori info che fanno supporre che il FO4 sia uguale o addirittura poco più basso ergo le frequenze le ho riviste nel post che mi hai quotato ma non sono stato a rifare la rev 3 del mio lungo post
Io capisco il tuo ragionamento e vediamo se dico bene: tu vedendo le ultime info ipotizzi che dato che il FO4 è identico se non più basso, allora la complessità dell'architettura non può essere drammaticamente diversa ergo l'IPC ST non è cambiato molto ergo quel +40% è da intendersi come IPC MT 2th, compreso di SMT.
Ok ma io ripeto (non a te ma qua nel thread sarà la terza volta) a mo di provocazione: ma chi vi da la certezza che non si possa aumentare del +40% l'IPC in ST e contemporaneamente tenere le stesse frequenze o addirittura alzarle? Tradotto chi vi dice che Keller non sia riuscito nel trovare la Chimera delle cpu ergo FO4 relativamente basso (17 o poco meno) e IPC ST +40% rispetto alla precedente arch?

Per me per uno come Keller era molto più sfizioso tentare l'impresa che progettare l'ennesima arch ad alto IPC (alto FO4 tipo 22-24) e bassa frequenza. Se è una persona con un personalità forte (come lascia intendere il fatto che si dice abbai preteso carta bianca dalla dirigenza) ha pensato che accettando una sfida quasi impossibile sarebbe stato ricordato a lungo. Va beh sembra quasi uno di quei film della Disney. Dai gliela scriverò io la sceneggiatura ah ah ah

Se le info che girano di un Vcore di 1Volt sono vere, il FO4 NON può essere alto: FO4 alto richiede tensioni più alte a parità di frequenza...

[paolo.oliva2]

Ma dai...
Se un modulo XV ha 100 transistor e processa tranquillamente 2 TH, AMD avrebbe speso soldi per abbandonare il CMT, passare all'SMT e realizzerebbe 1 core che ha gli stessi transistor di 1 modulo XV ma solamente un +40% rispetto ad 1 core XV e sotto al modulo XV?

Allora non era 100 volte meglio non spendere 1 lira e realizzare un 16350 (8350 8 core 16350 16 core) e santa pace per tutti? A 200€

[bjt2]

Originariamente inviato da Mister D

E questo non impatta sicuramente sul FO4 o sbaglio? Ergo sono sempre più convinto che quel + 40% sia IPC ST e che le frequenza saranno cmq alte e Keller verrà ricordato a lungo

La cache esclusiva andava bene quando le cache erano piccole, così si sommavano le capacità e c'erano pochi o un core, quindi il traffico di coerenza era ridotto... Ma ora con capacità enormi e tanti core, la cache esclusiva è un INCUBO. Passare da 256K a 512K compensava questo problema... Ma passare da 8MB a 8.5MB (inclusiva vs esclusiva) non cambia nulla...

[bjt2]

Ah e non dimentichiamo che in BD la cache L2 è di 2MB e condivisa tra 2 core... Quindi questo aumenta la latenza rispetto a una piccola (512KB) cache ad uso esclusivo di un core... Già solo questo raddoppia la banda usabile di cache L2 perchè il numero di cache sarà doppio...

[Mister D]

Originariamente inviato da bjt2

Se le info che girano di un Vcore di 1Volt sono vere, il FO4 NON può essere alto: FO4 alto richiede tensioni più alte a parità di frequenza...

Appunto e sempre dalle info mi pare di capire che ci sono buone speranze che siano riusciti ad aumentare l'ipc senza toccare il FO4. Resta da sperare che veramente quella slide intendessero in ST l'aumento e il gioco sarebbe fatto per avere un ritorno in grande stile delle cpu amd

[Grizlod®]

Originariamente inviato da bjt2

Se la latenza è la stessa della L2 da 256KB di INTEL, allora è meglio 512KB...
Se la fanno bene potrebbero avere una latenza di solo 1-2 cicli max in più o anche la stessa latenza, ma con cache doppia, si va meglio...
Io non sottovaluterei la L3... La latenza L3 di INTEL è alta,

Sarà, ma io ho sempre visto latenze più alte per AMD, su tutti i livelli di cache (AIDA64).
Ad ogni modo non sottovaluto affatto la L3, la ritengo importantissima.

specialmente con molti core, perchè c'è una topologia a doppio anello con "fette" al max di 2.5MB, una per core... In AMD le "fette" sono da 8MB e sono una per ogni 4 core, quindi solo due fette su un die x8... Il collegamento tra le due fette è banale, è velocissimo e occupa poco spazio... Ecco anche il motivo per avere die non più grandi di x8: un core x16 avrebbe 4 fette da 8MB da collegare assieme, con collegamenti incrociati che occupano spazio... Invece con l'MCM su interposer questi collegamenti si fanno esterni e non occupano spazio...

Poi con la cache inclusiva le prestazioni dovrebbero decollare...

Se veramente Zen X8, avrà 16 MB di cache L3, significa che in AMD si sono svegliati!
Di conseguenza con la (finalmente) libertà data agli ingegneri, il "tutto" dovrebbe realmente rendere al meglio.

P.S. Puoi usare tranquillamente terminologie più tecniche, non siamo tutti salumieri
Scrivi pure 'blocchi'

[descartes2]

qualcuno di voi ha acquistato il nuovo athlon 845 (a 60€) con nuova architettura excavator? ho letto su un sito che a 3,8Ghz lavora quanto una cpu/apu kaveri overclockata a 4.3Ghz, niente male visto che ZEN avrà prestazioni superiori del 40%

[tuttodigitale]

Originariamente inviato da Grizlod®

Personalmente, per l'idea che mi son fatto di Zen, lo ritengo attendibile. Pipelines corte= IPC.

le pipeline sembrerebbero lunghe, persino di più lato FP di BD. E' questo il resoconto che sta uscendo dalle patch di ZEN
pipeline lunghe=ipc alla broadwell, possibile ma non certo.

Originariamente inviato da Mister D

(non a te ma qua nel thread sarà la terza volta) a mo di provocazione: ma chi vi da la certezza che non si possa aumentare del +40% l'IPC in ST e contemporaneamente tenere le stesse frequenze o addirittura alzarle? Tradotto chi vi dice che Keller non sia riuscito nel trovare la Chimera delle cpu ergo FO4 relativamente basso (17 o poco meno) e IPC ST +40% rispetto alla precedente arch?

ma le frequenze può anche alzarle, ma se ti limiti a 95W, con un fo4 basso, vuol dire che sei già a 4GHz se non oltre ...ed è difficile ipotizzare una cpu da 95W che vada più di un decacore...di questo stiamo parlando
Voglio rimanere con i piedi per terra.

Originariamente inviato da bjt2

Ma 2vs4 intendi un modulo (2 core secondo la nomenclatura AMD) contro 2 core Zen (e quindi 4 thread per l'SMT)? Se fosse +40% allora veramente converrebbe fare uno shrink di XV... Se è come dici tu, 2 core zen danno "solo" il 40% di più di un modulo XV, quindi 8 core Zen darebbero +40% di 4 moduli XV... Basterebbe fare lo shrink di XV per avere 8 moduli XV alla stessa frequenza o forse anche superiore e stracciare questa ipotetica fetecchia di Zen...
Io non credo che sia così...

non per dire ma tra Nehalem, che è stato un passo epocale, le prestazioni sono migliorate solo del 40-50% (vado a memoria) rispetto a Conroe. Tanto valeva continuare con Conroe....
PS tra skylake e conroe, c'è lo stesso buco, esistente tra un ZEN con ipc basso e BD nel ST
quindi ocio,

Originariamente inviato da paolo.oliva2

Ma dai...
Se un modulo XV ha 100 transistor e processa tranquillamente 2 TH, AMD avrebbe speso soldi per abbandonare il CMT, passare all'SMT e realizzerebbe 1 core che ha gli stessi transistor di 1 modulo XV ma solamente un +40% rispetto ad 1 core XV e sotto al modulo XV?

dove sta scritto.
Credo che le due ALU siano di supporto. e non avranno minimamente la complessità delle ALU dei core XV, che sono in grado di eseguire mul e div...tanto è vero che secondo bjt2, AMD si è presa il lusso di ridurre i cicli necessari al MUL, tanto c'è solo una unità su 4 in grado di eseguire questo tipo di operazioni...
Lato integer, potrebbere essere molto più snella (ipotizzo):
MODULO XV 4 AGU + 2 ALU 0 (MUL) + 2ALU 1 (DIV)
core ZEN 2 AGU+1 ALU_0 (MUL) + 1ALU_1 (DIV) + 1ALU_2 (shift?)+ 1ALU_3(branch)

i decoder passano da 8 a 4, e anche lo scheduler int passa da 2 a 1, e non è detto che il numero di voci sia il medesimo.
4 decoder sono grandi circa 1/3 della FPU.
Quest'ultimo occupa il 17% della superficie di un modulo. Anche se un modulo BD avesse avuto 2 FPU, una per core, sarebbe stato comunque molto più piccolo di SB...
La L0, cache e quant'altro, a me appaiono necessari per aumentare l'ipc nel ST del 10-20%.
Non c'è niente che mi faccia pensare ad un +40% secco, salvo la FP. ma in quel caso potrebbe essere indispensabile per aumentare il throughput con le istruzioni a 256 bit...ho il presentimento che le 2 AGU, tra le altre cose. faranno da collo di bottiglia nello scaling.

L'unica cosa che può far pensare ad un raddoppio della superficie o quasi è un aumento vertiginoso dell'ipc. Ci sta, potrebbe essere, ma è un ipotesi tanto valida quanto quella di un core non tanto più grande di k10...(piccolissimo rispetto al corrispettivo Intel..) e nettamente più piccolo di un modulo XV...

[digieffe]

Originariamente inviato da Free Gordon

A parità di TDP, 88% di Skylake in single thread, potrebbe significare anche un 95 o più % di efficienza in multi... sarebbe un risultato straordinario per AMD dopo 7 anni di batoste.

Non ci credo finchè non vedo...

non capisco il ragionamento, cosa vuol dire 95% più di efficienza?

[digieffe]

Originariamente inviato da tuttodigitale

quasi quasi facciamo un post, con su scritte le nostre previsioni (con possibilità di rettifica ovviamente) con un link in prima pagina.. Ai posteri l'ardua sentenza

ok, vai con questo post

possibilità di rettifica ma con storico (cioè salvare le vecchie previsioni)

[digieffe]

Originariamente inviato da gridracedriver

dai faccio la mia pendolinata:

IPC 88~92% BW-E (CineBench r11.5/r15) (simile a digieffe in effetti lui si riferisce a SL)
SMT +45~55% (CineBench r11.5/r15)
TDP 95~125w
3.6~3.7ghz def
4.0~4.2ghz turbo

c'è differenza di IPC tra haswell e broadwell?

TDP 95-125w significa prendersi un margine di ~500mhz più la variabilità di 3.6-3.7 significa che ci prenderai in ogni caso almeno decidi i watt

[tuttodigitale]

digieffe
Zen 95w
IPC ST ~82..88% di Skylake
Frequenza base ~3.2ghz
Frequenza turbo ~3.7ghz


gridracedriver
IPC ~90% BW (CineBench r11.5/r15) (simile a digieffe in effetti lui si riferisce a SL)
SMT +50% (CineBench r11.5/r15)
TDP 125w Zen 8c/16th Top
3.7ghz def
4.2ghz turbo

tuttodigitale
IPC MT ~75% Skylake
IPC ST ~ 82% skylake
SMT +25%
TDP ?
4.3 ghz def
5.3 ghz turbo
Prestazioni MT = +14% i7 5960x == 85% i7 6950x
prestazioni ST = 98% i7 6700k

bjt2
4GHz (base) / 4.8GHz (turbo max)


Veradun
Zen x8
TDP 95W
4.0 GHz (x8) -> 4.2 GHz (x4) -> 4.6 GHz (x2) -> 5.0 GHz (x1)

ziobepi
Zen x8 (16th)
<3GHz



Free Gordon
Zen 16threads TDP 95W
Base clock 3.5ghz
Boost clock (1 core) 4.0ghz
Prestazioni MT = 5-10% sotto 6900K
Prestazioni ST = 10% sotto SKL

MisterD
Visto che ci siamo per me Zen x8/16th avrà queste frequenze
3,6 GHz base
3,8 all core se temp < tCase max
4,0 Ghz 6 core
4,4 Ghz 4 core
4,8 Ghz 2 core
TDP 95 watt.
Prezzo 500 euro se grazie all'ipc e alla frequenze più alte avrà prestazioni in linea con i7 6900k (in alcuni test un filo meglio e in altri un filo meno)

[tuttodigitale]

Originariamente inviato da digieffe

c'è differenza di IPC tra haswell e broadwell?

TDP 95-125w significa prendersi un margine di ~500mhz più la variabilità di 3.6-3.7 significa che ci prenderai in ogni caso almeno decidi i watt

non ci avevo fatto caso...
gridracedriver decidi i watt , furbo!

[devil_mcry]

Originariamente inviato da digieffe

c'è differenza di IPC tra haswell e broadwell?

TDP 95-125w significa prendersi un margine di ~500mhz più la variabilità di 3.6-3.7 significa che ci prenderai in ogni caso almeno decidi i watt

Si ma poco. Più che altro fa un po' ridere che si stimi l'IPC di una architettura che non esiste ancora con un'altra che ancora non è in commercio realmente di cui non si sa l'IPC (e che storicamente non è mai stato uguale alla controparte non -E)

[digieffe]

Originariamente inviato da devil_mcry

Si ma poco. Più che altro fa un po' ridere che si stimi l'IPC di una architettura che non esiste ancora con un'altra che ancora non è in commercio realmente di cui non si sa l'IPC (e che storicamente non è mai stato uguale alla controparte non -E)

preciso: quando mi riferisco alle architetture intendo cpu desktop, quindi skylake=6700, haswell=4770

[paolo.oliva2]

Originariamente inviato da tuttodigitale

dove sta scritto.
Credo che le due ALU siano di supporto. e non avranno minimamente la complessità delle ALU dei core XV, che sono in grado di eseguire mul e div...tanto è vero che secondo bjt2, AMD si è presa il lusso di ridurre i cicli necessari al MUL, tanto c'è solo una unità su 4 in grado di eseguire questo tipo di operazioni...
Lato integer, potrebbere essere molto più snella (ipotizzo):
MODULO XV 4 AGU + 2 ALU 0 (MUL) + 2ALU 1 (DIV)
core ZEN 2 AGU+1 ALU_0 (MUL) + 1ALU_1 (DIV) + 1ALU_2 (shift?)+ 1ALU_3(branch)

i decoder passano da 8 a 4, e anche lo scheduler int passa da 2 a 1, e non è detto che il numero di voci sia il medesimo.
4 decoder sono grandi circa 1/3 della FPU.
Quest'ultimo occupa il 17% della superficie di un modulo. Anche se un modulo BD avesse avuto 2 FPU, una per core, sarebbe stato comunque molto più piccolo di SB...
La L0, cache e quant'altro, a me appaiono necessari per aumentare l'ipc nel ST del 10-20%.
Non c'è niente che mi faccia pensare ad un +40% secco, salvo la FP. ma in quel caso potrebbe essere indispensabile per aumentare il throughput con le istruzioni a 256 bit...ho il presentimento che le 2 AGU, tra le altre cose. faranno da collo di bottiglia nello scaling.

L'unica cosa che può far pensare ad un raddoppio della superficie o quasi è un aumento vertiginoso dell'ipc. Ci sta, potrebbe essere, ma è un ipotesi tanto valida quanto quella di un core non tanto più grande di k10...(piccolissimo rispetto al corrispettivo Intel..) e nettamente più piccolo di un modulo XV...

Aspetta, altrimenti mi perdo.

Il core Zen ha l'FP proprietaria, il modulo XV ha circa la stessa FP. Il fatto dei 4 decoder/8 decoder, alla fine sono i medesimi (non rispetto core Zen vs modulo XV, ma rispetto a 1 FP a core (4 decoder * 2 core = 8 decoder) e sempre 1 FP nel modulo su 2 core.
Per l'introduzione dell'SMT... come farebbe ad avere un'architettura più snella del CMT, quando per logica il CMT condivide parti (e quindi ha lo scopo di ridurre i transistor totali) mentre l'SMT potenzia il core, aumentando il numero di transistor (con la logica di ottenere una potenza superiore con un minimo di transistor in più).
Come farebbe ad essere il core Zen più piccolo del core XV o per meglio dire che un modulo XV corrisponderebbe a 2 core Zen? (discorso a parte sulle cache).

P.S.
Allora Tuttodigitale... sparo anche io il mio prognostico su Zen.

- sulla base che l'ES BD era 2,8GHz e si arrivò a 3,6GHz e poi 4GHz, matematicamente dall'ES Zen 3GHz direi che si possa arrivare ~3,9GHz nei 95W, quindi secondo me commercialmente avremo Zen a partire da 3,6GHz nei 95W e modello di punta >4GHz su TDP 125W. Non penso che AMD sforni un modello di Zen a 140W, perchè se Zen+ sarà APU, non penso voglia realizzare un Zen X86 con clock superiore alla versione APU.

- per la potenza, io la faccio nel modo più semplice. Il 14nm secondo me abbasserebbe il TDP del 50% a parità di potenza vs 32nm SOI, quindi se un 14nm FinFet permetterebbe 8 moduli PD nei 125W TDP, vorrebbe dire che 8 core Zen non potrebbero fornire una potenza inferiore rispetto ad un 6 moduli/12 core PD. Stima al minimo, perchè in campo oltre al silicio entrerebbe le HDL e quant'altro che potrebbero variare la proporzione del solo silicio vs silicio.

- Il turbo dipenderà solamente da quanto scala il silicio in frequenza rispetto al TDP, però siccome Zen è un'architettura fatta per girare a frequenze più alte di quelle Intel, ci vedrei una possibilità concreta di un range di aumento frequenza anche di +500MHz a salire (magari con la possibilità di più frequenze Turbo a seconda di 4 o 2 core usati).

Per me Zen si baserebbe sul core XV (almeno per FO4 e Pipeline) ed era logico visto il tempo, hanno tolto il CMT potenziando quello che pregiudicava la potenza di BD, a tal punto da poter supportare l'SMT.
Non mi pronuncio sull'IPC semplicemente perchè Zen comunque partirebbe da un numero di core "popolare" di 8/16 TH che per il momento è offerto solamente da Intel a prezzi direi non popolari, ed il prox Zen APU lo vedo X4+4 anche nel mobile, dove oggi Intel piazza gli I7 X2+2, quindi non mi è chiaro del perchè AMD sembra orientata a dimezzare il prezzo dei TH vs Intel... non ci vedo -50% dei prezzi e potenze simili a Intel, sarei più optato a pensare a un -25% di prestazioni a parità di core/TH, ma reputo possibilissimo un netto vantaggio almeno del 25% tra TDP/potenza su Intel.

[paolo.oliva2]

Doppio, Internet africana

[bjt2]

@paolo @tuttodigitale @tutti

Io non paragonerei la FP di BD con quella di Zen: quella di BD fa schifo su AVX sia come latenze, che come throughput... Infatti sembra che utilizzeranno il team di Jaguar: la FPU di Jaguar ha una latenza in cicli di clock e in nanosecondi più bassa persino di quella INTEL sulle AVX (quei test che ho postato ieri). Il problema di Jaguar è che è una CPU a basso consumo e basso costo e quindi ha clock basso e 1/4 della potenza per ciclo di INTEL.
Se vediamo Zen come una versione a basso FO4 e raddoppiata di Jaguar (ha anche la cache L2 condivisa e il blocco di 4 CPU come Zen), con in più checkpointing, cache L0, code allungate, SMT, cache inclusiva ed L3, possiamo stimare meglio sia transistor, dimensioni e potenza: per quest'ultima, supponendo che l'aumento di FO4 non faccia perdere IPC, in ST avremo un IPC molto maggiore di Jaguar, per il fatto di avere il doppio delle risorse a disposizione di un solo thread, in MT (2 thread) avremo la cache L0 che non ci farà rimpiangere i doppi decoder e 2 thread che in coda unica si contendono il doppio delle risorse e dalla teoria delle code, coda unica è meglio di code separate. Poi le altre migliorie, non ultima la cache L3 e inclusiva, mi spingono a predirre che il throughput di un core Zen su 2 thread, sarà maggiore, a parità di clock, di due core Jaguar messi insieme e che le prestazioni di un singolo thread, ad esempio in cinebench, saranno 1/1.5=0.66=-33% rispetto a 2 thread, quindi un ST stratosferico.

[tuttodigitale]

Originariamente inviato da paolo.oliva2

Come farebbe ad essere il core Zen più piccolo del core XV o per meglio dire che un modulo XV corrisponderebbe a 2 core Zen? (discorso a parte sulle cache).

aspetta, non ho detto che un core ZEN corrisponde ad un core, e ancora peggio che 2 core ZEN == modulo XV.
Tra avere una maggiore complessità rispetto al singolo core XV, giustificata dal maggior ipc (10-20-40-80, quello che è) e averne una pari al modulo, ci sono tante possibilità intermedie...

Se ZEN avesse un throughput superiore del 80% rispetto ad un singolo core XV, e sarebbe grande come un modulo, si avrebbe addirittura una regressione della potenza per transistore..

credo, che qualora 1 core ZEN avesse la stessa complessità di un modulo, avrrebbe prestazioni, secondo me, doppie rispetto al core XV , proprio perchè le risorse possono essere equilibrate meglio: ho fatto l'esempio delle MUL, e un esempio di un raddoppio delle ALU ad un costo irrisorio. Ma lo stesso vale per lo scheduling, e per tutte le risorse dedicate al core.
il smt2, nel primo p4, costava il 5% e dava il 15-20%. Nel power5 costava il 30% e dava il 50%.
bjt2 ha pronosticato un aumento del 80% nel SMT2, chi lo sa..