[Thread Ufficiale] Aspettando ZEN

[tuttodigitale]

[QUOTE=Ren
A9 ha 16 stadi non 9.
Su k10 e le sue pipe corte con fo4 Bassini, c'è da considerare che quando noi diciamo che un modulo BD è circa uguale ad un un core SB, omettiamo di dire che sono grandi quasi come 2core k10...Il fo4 relativamente piccolo è dovuto anche a questo....Inutile dire che probabilmente una CPU come Nehalem portata a soli 12 stadi avrebbe frequenze ridicole anche sul rinomato finfet di Intel

[Ren]

Originariamente inviato da tuttodigitale

A9 ha 16 stadi non 9.

No, con Twister hanno ridotto la Branch Mispredict Penalty. Adesso sono 9 stadi contro i 16 del cyclone+ (A8)
Probabilmente hanno implementato qualche sistema simile alla loop-cache di intel, ma il salto da 16 a 9 è troppo ampio per esser solo quello.

Eccoli il link di anandtech:

http://www.anandtech.com/show/9686/t...-plus-review/4

Originariamente inviato da tuttodigitale

Su k10 e le sue pipe corte con fo4 Bassini, c'è da considerare che quando noi diciamo che un modulo BD è circa uguale ad un un core SB, omettiamo di dire che sono grandi quasi come 2core k10...Il fo4 relativamente piccolo è dovuto anche a questo....Inutile dire che probabilmente una CPU come Nehalem portata a soli 12 stadi avrebbe frequenze ridicole anche sul rinomato finfet di Intel

Vuoi forse dirmi che un processore spiccatamente Super-scalare (Out of order) non può raggiungere con lo stesso F04 le frequenze di uno meno Wide ?
Ovviamente la domanda presuppone Consumi diversi, dato che quello più wide assorbirà per forza più watt.

[tuttodigitale]

Originariamente inviato da Ren

Vuoi forse dirmi che un processore spiccatamente Super-scalare (Out of order) non può raggiungere con lo stesso F04 le frequenze di uno meno Wide ?
Ovviamente la domanda presuppone Consumi diversi, dato che quello più wide assorbirà per forza più watt.

l'equivoco è pensare che il FO4 e il numero di stadi siano non solo dipendenti ma anche inversamente proporzionali, come se l'implementazione non fosse determinante, cosa assolutamente falsa.

Con BD; AMD avrebbe ridotto solo del 23% il FO4 (+30% di clock a pari vcore) da k10, e al coltempo aumentato il numero degli stadi del 83%...
BD e Nehalem, se presi così e venissero semplicemente accorpati alla meno peggio gli stadi farebbero pena lato frequenza (BD avrebbe un FO4 30+ con 11 stadi), idem l'A8.

Un'architettura wide, presuppone anche una logica sequenziale piuttosto complessa in grado di sfruttare a dovere le unità disponibili nel ST.
Un'ampliamento dell'architettura pressuppone:
a) aumento FO4,
b) aumento degli stadi (vedi NEHALEM e co),
C) riduci la complessità circuitale a scapito del ILP e ti affidi al SMT (vedi IBM)
D) hai keller

Sul A9, mi pare strano, questo sarebbe un processore COMPLETAMENTE nuovo altro che rivisitazione (cit.) . E a questo si aggiunge un bel boost lato frequenza (+30 e rotti, ma addirittura +72% se consideriamo l'ipad...),

D'altra parte ci andrei con i piedi di piombo. Anandtech parla di 9 stadi secchi, e mi pare che sia l'unico a dirlo (se hai altre fonti posta ).

Anche sull'aumento di ipc, ho delle perplessità. Siamo a conoscenza di quanto sia difficile conoscere la reale frequenza di funzionamento nei notebook, ma abbiamo il vantaggio di conoscere l'ipc di una architettura, quindi anche se con difficoltà riusciamo a risalire (una equazione e una incognita). Anandtech né l'uno né l'altro. Ha fatto una stima a ca..o.
Io leggo di scaling nel MT COMPLETAMENTE differenti tra ipad e iphone con SoC con la stessa architettura....Tipo scaling del 80% vs 20%....in pratica il confronto è fatto, magari con i software multithread prendendo quella che in realtà è la cosidetta frequenza turbo...

[bjt2]

Originariamente inviato da tuttodigitale

l'equivoco è pensare che il FO4 e il numero di stadi siano non solo dipendenti ma anche inversamente proporzionali, come se l'implementazione non fosse determinante, cosa assolutamente falsa.

Con BD; AMD avrebbe ridotto solo del 23% il FO4 (+30% di clock a pari vcore) da k10, e al coltempo aumentato il numero degli stadi del 83%...
BD e Nehalem, se presi così e venissero semplicemente accorpati alla meno peggio gli stadi farebbero pena lato frequenza (BD avrebbe un FO4 30+ con 11 stadi), idem l'A8.

Un'architettura wide, presuppone anche una logica sequenziale piuttosto complessa in grado di sfruttare a dovere le unità disponibili nel ST.
Un'ampliamento dell'architettura pressuppone:
a) aumento FO4,
b) aumento degli stadi (vedi NEHALEM e co),
C) riduci la complessità circuitale a scapito del ILP e ti affidi al SMT (vedi IBM)
D) hai keller

Sul A9, mi pare strano, questo sarebbe un processore COMPLETAMENTE nuovo altro che rivisitazione (cit.) . E a questo si aggiunge un bel boost lato frequenza (+30 e rotti, ma addirittura +72% se consideriamo l'ipad...),

D'altra parte ci andrei con i piedi di piombo. Anandtech parla di 9 stadi secchi, e mi pare che sia l'unico a dirlo (se hai altre fonti posta ).

Anche sull'aumento di ipc, ho delle perplessità. Siamo a conoscenza di quanto sia difficile conoscere la reale frequenza di funzionamento nei notebook, ma abbiamo il vantaggio di conoscere l'ipc di una architettura, quindi anche se con difficoltà riusciamo a risalire (una equazione e una incognita). Anandtech né l'uno né l'altro. Ha fatto una stima a ca..o.
Io leggo di scaling nel MT COMPLETAMENTE differenti tra ipad e iphone con SoC con la stessa architettura....Tipo scaling del 80% vs 20%....in pratica il confronto è fatto, magari con i software multithread prendendo quella che in realtà è la cosidetta frequenza turbo...

A9X non ha la cache L3 ed ha il doppio della banda RAM (64 vs 128 bit), inoltre la GPU è più potente. Lo scaling MT dipende se il processo è limitato o no dalla RAM...

[tuttodigitale]

Originariamente inviato da bjt2

A9X non ha la cache L3 ed ha il doppio della banda RAM (64 vs 128 bit), inoltre la GPU è più potente. Lo scaling MT dipende se il processo è limitato o no dalla RAM...

nello specifico mi riferivo ad ipad air 1 vs iphone 5s, entrambi dovrebbero avere lo stesso soc, o sbaglio?

[Ren]

Originariamente inviato da tuttodigitale

Sul A9, mi pare strano, questo sarebbe un processore COMPLETAMENTE nuovo altro che rivisitazione (cit.) . E a questo si aggiunge un bel boost lato frequenza (+30 e rotti, ma addirittura +72% se consideriamo l'ipad...),

D'altra parte ci andrei con i piedi di piombo. Anandtech parla di 9 stadi secchi, e mi pare che sia l'unico a dirlo (se hai altre fonti posta ).

Anche sull'aumento di ipc, ho delle perplessità. Siamo a conoscenza di quanto sia difficile conoscere la reale frequenza di funzionamento nei notebook, ma abbiamo il vantaggio di conoscere l'ipc di una architettura, quindi anche se con difficoltà riusciamo a risalire (una equazione e una incognita). Anandtech né l'uno né l'altro. Ha fatto una stima a ca..o.
Io leggo di scaling nel MT COMPLETAMENTE differenti tra ipad e iphone con SoC con la stessa architettura....Tipo scaling del 80% vs 20%....in pratica il confronto è fatto, magari con i software multithread prendendo quella che in realtà è la cosidetta frequenza turbo...

Se non ricordo male è anandtech che ha tirato fuori la stima degli stadi dal A7 (16 stadi), così come decoder,issue ecc..
Sinceramente sembrano competenti(Kanter non è disponibile mi spiace ), ed hanno spessissimo informazioni privilegiate.

Come hai visto dai bench hanno misurato anche IPC clock-to-clock. (30-40% forse più )

Che io sappia Apple usa solo il thermal throttle per gli iphone(esistono anche bench sulla solo frequenza). Su Ipad (premium) è molto difficile che riducano considerevolmente il clock per questioni di temperatura (poi dipende dal modello).

[Ren]

BJT2 che ne pensi di questa storia del Apple A9 (twister) ?

[stefanonweb]

Scusate, ma non ho seguito e non sono informato...
Mi domando:
1-Quando uscirebbero le prime mobo AM4 e le prime CPU...
2-Ci sarà qualche cosa di compatibile per le "vecchie" mobo FM2+ tramite aggiornamento bios? Visto che la mia Gigabyte riporta un nuovo Bios con il supporto a Carrizzo? Intendo se faranno altre APU compatibili con FM2+ comprendenti pure la parte grafica... cioè NON come l'Athlon X4 845 (che mi pare abbia core Excavator) ???
Possibile che non si sappia nulla...???
Grazie.

[capitan_crasy]

Originariamente inviato da stefanonweb

Scusate, ma non ho seguito e non sono informato...
Mi domando:
1-Quando uscirebbero le prime mobo AM4 e le prime CPU...

Non ce ancora una data precisa; le CPU arriveranno entro la fine di quest'anno...

2-Ci sarà qualche cosa di compatibile per le "vecchie" mobo FM2+ tramite aggiornamento bios?

Se AMD proporrà delle soluzioni con architettura Excavator su socket FM2+ direi di si...

Visto che la mia Gigabyte riporta un nuovo Bios con il supporto a Carrizzo? Intendo se faranno altre APU compatibili con FM2+ comprendenti pure la parte grafica... cioè NON come l'Athlon X4 845 (che mi pare abbia core Excavator) ???

A parte le soluzioni Athlon 845/835 (in cui è riferito la compatibilità della tua scheda a Carrizo) non si conosce se e quando AMD presenterà altre soluzioni Carrizo sul socket FM2+...

Possibile che non si sappia nulla...???

Quello che sappiamo di sicuro:
Zen è previsto entro la fine del 2016 e sarà basato sul socket AM4.
Le APU AM4 saranno basate sull'architettura Excavator a 28nm e dovrebbero arrivare prima di Zen.
Tutto il resto sono solo rumors...

[bjt2]

Originariamente inviato da Ren

BJT2 che ne pensi di questa storia del Apple A9 (twister) ?

E' un bel processore... E' 6 wide, nel senso che può eseguire 4 alu + 2 mem e poi 3 operazioni fp32 o NEON (SIMD), contro Zen che dovrebbe farne 4, ma ha un IPC fenomenale per chissà quanti accorgimenti a livello di pipeline. Poichè è dato 6 wide issue, deduco che le FP siano in alternativa alle ALU, come INTEL, altrimenti avrebbero detto 9-wide (Zen dovrebbe essere 10-wide), INTEL ha anche clock più che doppi, quindi il paragone non è possibile... Zen potrebbe e dovrebbe avere IPC superiori e per quanto riguarda il clock non c'è storia...

Questo fatto della L3 victim cache porterà svantaggi come per AMD pre-Zen, ma daltronde con una L2 da 3 MB non c'era altro da fare...

Ho già scritto i vantaggi di una cache inclusiva... Ma forse poichè i core sono solo due e non 8, il consumo non dovrebbe essere poi così eccessivo...

[Ren]

Originariamente inviato da bjt2

E' un bel processore... E' 6 wide, nel senso che può eseguire 4 alu + 2 mem e poi 3 operazioni fp32 o NEON (SIMD), contro Zen che dovrebbe farne 4, ma ha un IPC fenomenale per chissà quanti accorgimenti a livello di pipeline. Poichè è dato 6 wide issue, deduco che le FP siano in alternativa alle ALU, come INTEL, altrimenti avrebbero detto 9-wide (Zen dovrebbe essere 10-wide), INTEL ha anche clock più che doppi, quindi il paragone non è possibile... Zen potrebbe e dovrebbe avere IPC superiori e per quanto riguarda il clock non c'è storia...

Mi riferivo alla questione pipeline da 16 a 9 stadi con aumento di clock del 40%. Com'è possibile ?

cmq le pipeline fp sono indipendenti come in zen.

Twister(A9) può fare 3 mul(128bit).

[plainsong]

Originariamente inviato da Ren

Mi riferivo alla questione pipeline da 16 a 9 stadi con aumento di clock del 40%. Com'è possibile ?

Che abbiano effettivamente ridotto la branch misprediction penalty da 16 a 9 cicli di clock può implicare che abbiano accorciato la pipeline, ma questo non significa che l'abbiano portata a 9 stadi.

[paolo.oliva2]

Originariamente inviato da digieffe

ipotizzo che, tra frequenza ed ipc, Zen X8 non andrà meno dell X6 di punta intel, di conseguenza Zen X6 andrà oltre il 4+4 intel, resta da capire Zen X4 come si posizionerà.

tenedo conto che Amd deve recuperare mercato, ipotizzo a parità di prestazioni prezzi inferiori, ma non tanto da andare sotto il modello con meno core.

quindi se il modello di pari prestazioni (6850k) Intel lo vende a 500+ $ Amd vendererà Zen x8 a meno, ma non meno del 6700k in quanto ci sarà Zen x6 (già più potente di quest'ultimo) da vendere a prezzo leggermente inferiore.

Facendo un calcolo a spannella, +40% di IPC di Zen su XV, corrisponderebbero a oltre +60% su Piledriver, quindi 160, a cui aggiungendo l'SMT considerandolo un +30%, si supererebbero 200, quindi a parità di clock 6 core Zen andrebbero poco più di 12 core Piledriver, ed un X8 Zen poco più di un X16 Piledriver.
Anche se ci fossero sorprese (negative) sul clock per Zen, Un X8 Zen a 2GHz andrebbe già più di 8370 e a 3GHz un +50%.

Questo però è su quanto è trapelato e/o dichiarato da AMD.
Però, quello che non mi è chiaro, è che se consideriamo che AMD aveva riportato che le aspettative di clock di Zen si erano già raggiunte con la prima stesura, e si parlava di ALMENO 3GHz di clock def (considerando che AMD quando ha parlato di Zen lo ha sempre riportato X8/95W), direi che addirittura ci sarebbe margine TDP sia per un tiraggio di clock (95W vs 125W/140W) e/o un aumento dei core.

Ora... o consideriamo Zen un Opteron (quindi TDP/prestazioni da procio server), vorrebbe dire che se con Piledriver, su un procio desktop di X8 125W AMD ha commercializzato un Opteron raddoppiando i core penalizzando di un 30% la frequenza def (4GHz -30% =2,8GHz), mi sembra plausibile che partendo da 95W (non 125W), Zen con tutta probabilità avrebbe lo stesso raddoppio dei core ma con una diminuzione del clock def in percentuale inferiore... quindi un Zen Opteron X16 è possibile abbia lo stesso clock di un Piledriver X16, cioè circa 2,8GHz, e quindi raddoppio della potenza MT.

Personalmente io vedo Zen X8 nativo... probabile X4 APU (mobile), ma non ci vedo un die X6 nativo (commercializzando i fallati però probabile).
Non ci vedo logica diversa... con BD, Phenom II (X4/X6) AMD ha sempre optato per una catena con la variante Opteron sempre con la possibilità di 2 die nativi.
Realizzare Zen X4/X6 e X8, già vorrebbe dire 3 varianti sulla stessa catena, e se valutassimo la voce di Zen X32 come possibilità di 2 Zen X16 nativi, risulterebbero 4 varianti. Sballerebbero i tempi di quantitativi di commercializzazione, aumenterebbero i costi e si allungherebbero i tempi di affinamento....

Ora come ora, considerando che Carrizo mobile è un X4 e compatibile con il socket AM4, è vero che il salto a Zen X8 sarebbe troppo... ed un Zen X4/X6 troverebbe spazio... ma è anche vero (mia personalissima idea) che l'architettura Zen in accoppiata a tutte le features maturate con Carrizo e trasportate sul 14nm, sulla base di un Zen X8/95W, avrebbe poco senso commercializzare Zen X4 a 45W e Zen X6 a 65W, ma sarebbe più competitivo commercializzare con lo stesso TDP di un 6700K un Zen X8, vuoi sia verso gli X4 Intel che verso i 140W del socket 2011, anche perchè ad un i7 X10/140W, ci sarebbe spazio TDP per un Zen X12 dai 95W di un X8.

Comunque rimango dell'opinione, con il mio naso, che non vedo (o credo) in un aumento di forza bruta/core di Zen stile Intel, ma rimango MOLTO ottimista, invece, in un corposo aumento della potenza MT.

[tuttodigitale]

x bjt2
sicuro che non ti confondi (mi confondo anch'io non ti preoccupare) wide-issue con il wide instruction execution? (ovvero la cpu in questione sarebbe un 6-wide issue e 9-wide dispatch)

Chissà magari anche le ALU di ZEN saranno sulla falsa riga di twister.

[Ren]

Originariamente inviato da plainsong

Che abbiano effettivamente ridotto la branch misprediction penalty da 16 a 9 cicli di clock può implicare che abbiano accorciato la pipeline, ma questo non significa che l'abbiano portata a 9 stadi.

Ma va , nel post precedente l'ho detto io stesso che è probabile l'adozione di un sistema di loop-cache stile sandybridge o altri trick simili...

[Ren]

Originariamente inviato da tuttodigitale

x bjt2
sicuro che non ti confondi (mi confondo anch'io non ti preoccupare) wide-issue con il wide instruction execution?

Da quello che si legge, sono 6 istruzione realmente in esecuzione OutOfOrder.

ps. cmq anandtech ha davvero troppi dettagli(non dichiarati da apple) per cannare la storia del misspredict...

[tuttodigitale]

Originariamente inviato da Ren

Ma va , nel post precedente l'ho detto io stesso che è probabile l'adozione di un sistema di loop-cache stile sandybridge o altri trick simili...

7 cicli sono comunque enormi, considerano che la fase di decodifica, in una CPU ARM, è marginale rispetto ad una CPU x86..

[Ren]

Originariamente inviato da tuttodigitale

7 cicli sono comunque enormi, considerano che la fase di decodifica, in una CPU ARM, è marginale rispetto ad una CPU x86..

Lo so bene, infatti è davvero un balzo miracoloso...

[digieffe]

Originariamente inviato da paolo.oliva2

...

intendevo zen x6 e x4 come chip x8 fallati...

[tuttodigitale]

Qui nasce una domanda per bjt2:
Le misure di anandtech sono attendibili?
Dice di aver analizzato la penalità media, non avendo informazioni sul numero degli stadi. Ma questa è condizionata enormemente dalle missprediction eventuali nella l1 e l2 (in bulldozer significa perdere altri 20 cicli aggiuntivi). A me pare pure poco 16 medi per typhon.
Voglio spiegazioni. Palla a te BJT2.

Per me non hanno ridotto le pipeline, se non in misura marginale , rulla a 2,4GHz nel ipad.

Ho fatto i calcoli, sono 19mmq per il dual core Cyclone con cache l2, praticamente identico ad un modulo XV con 1MB l2 (entrambi su 28nm e HDL)
un dual core typhoon con cache l2, è grande 12,9mmq, che moltiplicato per il maggior fattore di integrazione (2,1x) dei 20nm fa 27mmq..

a maggior ragione twister è una cpu dalla complessità enorme, paragonabile a sandy bridge....