[Thread Ufficiale] Aspettando ZEN

[Piedone1113]

Originariamente inviato da paolo.oliva2

Quello che mi è difficile da capire, è che il vero punto debole di BD è stata la potenza ST... ma immagina un XV con +15% di IPC, steccato sul 32nm SOI, con il preciso compito di competere con gli X4+4 Intel (quindi realizzare un X4 CMT stile 9590 nel limite dei 95W/125W), con frequenze tirate e idem turbo, certo non potrà avere un MT alla 6700K, ma l'intento iniziale, mdulo CMT vs core + SMT, sarebbe centrato. Poi mi pare più che ovvio che in MT il 32nm SOI non può permettere un numero di moduli quanti Intel, con il 14nm, li può steccare in 90/140W.... ma è ovvio che in questo SMT/CMT non c'entri una mazza.

Paolo Amd non voleva competere con x4+4 di Intel, ma con X6 + 6HT

Se ricordi AMD dichiarava che a fronte di una superfice maggiore del 30% in più rispetto ad un core con ht ci sarebbero state prestazioni del 50% maggiori:

HT
100 +20 ht ipc, su 120u x6 core = 720 ipc su 720u (per u intendo superfice occupata)

CMT
120+60 ipc, su 156u x4 moduli = 720 ipc su 624u
Questo per il multith,
Ma gia dall'inizio si sapeva da quanto detto da AMD in st la situazione sarebbe stata
ipc intel = 100
ipc AMD = 80/85

Secondo il tuo ragionamente invece AMD avrebbe usato un die più grande per avere ipc mt uguale ad un 4+4 intel con un ipc st inferiore del 30% circa?
Sarebbe da internamento coatto e forzato per chiunque volesse intraprendere un attività commerciale con questi presupposti.

[george_p]

Originariamente inviato da Piedone1113

Paolo Amd non voleva competere con x4+4 di Intel, ma con X6 + 6HT

Se ricordi AMD dichiarava che a fronte di una superfice maggiore del 30% in più rispetto ad un core con ht ci sarebbero state prestazioni del 50% maggiori:

HT
100 +20 ht ipc, su 120u x6 core = 720 ipc su 720u (per u intendo superfice occupata)

CMT
120+60 ipc, su 156u x4 moduli = 720 ipc su 624u
Questo per il multith,
Ma gia dall'inizio si sapeva da quanto detto da AMD in st la situazione sarebbe stata
ipc intel = 100
ipc AMD = 80/85

Secondo il tuo ragionamente invece AMD avrebbe usato un die più grande per avere ipc mt uguale ad un 4+4 intel con un ipc st inferiore del 30% circa?
Sarebbe da internamento coatto e forzato per chiunque volesse intraprendere un attività commerciale con questi presupposti.

Si, probabilmente le intenzioni sarebbero state proprio quelle su descritte ma il risultato finale concreto è stato proprio ottenere gli stessi risultati in MT e un risultato in ST ben inferiore, e questo sia rispetto a intel sia rispetto alla sua precedente architettura X6.

Anche non essere in grado di prevedere una possibilità di silicio inefficiente per progettare una architettura che, entro certi limiti, sia indipendente il più possibile dal materiale su cui verrà realizzata è da internamento, e i risultati sono li a dircelo da ben 5 anni.

[Piedone1113]

Originariamente inviato da george_p

Anche non essere in grado di prevedere una possibilità di silicio inefficiente per progettare una architettura che, entro certi limiti, sia indipendente il più possibile dal materiale su cui verrà realizzata è da internamento, e i risultati sono li a dircelo da ben 5 anni.

Non so le loro aspettative sul silicio, ma un'architettura che mura per limiti propri quasi al doppio della sua frequenza operativa può solo significare che è stata rilassata e di molto.
Secondo la mia opinione bd avrebbe dovuto girare nelle intenzioni dei progettisti a 4,8 def (95w) con turbo 5,2 e murare a causa dei timing intorno ai 6,4/6.5.
Tutto questo avrebbe dovuto tradursi in un +6% ipc multi th ed un +10% ips single th.
Purtroppo le correnti di switch preventivate sono state disattese ed alla grande (credo con un +50% sul preventivato) costringendo a rilassare i timing ed abbassare la frequenza per ritrovarsi con una cpu che praticamente ha perso anche nei confronti delle vecchie generazioni.

C'è qualcosa nel soi che non ha funzionato a dovere, probabilmente un effetto collaterale sui 32nm del tutto inaspettato come peso e ha demolito un'intera famiglia di cpu (AMD c'è con i tempi dato che teoricamente ogni nuova famiglia di cpu dura tra i 4 e i 6 anni, ma ottimizzare un'architettura di fatto da cestinare per limiti fisici del silicio è suicidiarsi col gas dopo essersi impiccati).
Non credo che BD su silicio Intel avrebbe fatto meglio, forse avrebbe guadagnato + 200 mhz o un + 5% di ipc, ma non sarebbe mai stata una cpu da server efficente (il vero mercato al quale era interessata AMD).
In fondo bd era stata ideata per sfruttare i punti di forza del soi rispetto al bulk intel e paradossalmente potrebbe risultare che bd su silicio intel sarebbe stato una ciofeca ancora peggiore.
come mettere un motore di fuoristrada su una ferrari o viceversa.

[bjt2]

Se il SOI fa schifo, allora il 28nm fa ancora più schifo... E' uscita, mi pare su semiaccurate, una estesa review sull'athlon x4 845, confrontato con le varie APU AMD a partire da quella 32nm SOI... A guardare le frequenze massime, si è avuta una regressione...

[paolo.oliva2]

Originariamente inviato da Piedone1113

Paolo Amd non voleva competere con x4+4 di Intel, ma con X6 + 6HT

Se ricordi AMD dichiarava che a fronte di una superfice maggiore del 30% in più rispetto ad un core con ht ci sarebbero state prestazioni del 50% maggiori:

HT
100 +20 ht ipc, su 120u x6 core = 720 ipc su 720u (per u intendo superfice occupata)

CMT
120+60 ipc, su 156u x4 moduli = 720 ipc su 624u
Questo per il multith,
Ma gia dall'inizio si sapeva da quanto detto da AMD in st la situazione sarebbe stata
ipc intel = 100
ipc AMD = 80/85

Secondo il tuo ragionamente invece AMD avrebbe usato un die più grande per avere ipc mt uguale ad un 4+4 intel con un ipc st inferiore del 30% circa?
Sarebbe da internamento coatto e forzato per chiunque volesse intraprendere un attività commerciale con questi presupposti.

Il mio discorso era diverso... mi sono spiegato male. Anzichè realizzare un PD X8 di 320mm2, ed essere impossibilitato a realizzare un XV X8 per prb di TDP, per me sarebbe stato meglio realizzare un XV X6 che con circa +20% di potenza MT avrebbe pressochè uguagliato l'MT di un 8350, ma nel contempo, sfruttando appieno il TDP, aumentare la frequenza turbo e grazie anche all'aumento IPC di XV su PD, offrire una potenza ST di gran lunga superiore a PD (ed il die risulterebbe più piccolo di un 8350 320mm2).
Poi, per fronteggiare gli X2+2 Intel, i BR sul 28nm si comportano bene, ma hanno comunque 3,7GHz def e 4,3GHz turbo... sul 32nm SOI, un 2 moduli progettato nativamente credo che almeno 4,2GHz def e 4,5GHz turbo sarebbe stato alla portata... poi è ovvio che AMD ha preferito ancorarsi in attesa del 14nm + Zen, però sarei dell'idea che AMD aveva preventivato 2-3 anni di stop, se all'epoca avesse saputo di 5 o 6 di stop, onestamente credo avrebbe optato per un BD XV tarato per il 32nm SOI.

[tuttodigitale]

anandtech ha testato Carrizo desktop.
http://www.anandtech.com/show/10436/...-athlon-x4-845

[paolo.oliva2]

Originariamente inviato da bjt2

Se il SOI fa schifo, allora il 28nm fa ancora più schifo... E' uscita, mi pare su semiaccurate, una estesa review sull'athlon x4 845, confrontato con le varie APU AMD a partire da quella 32nm SOI... A guardare le frequenze massime, si è avuta una regressione...

Di sicuro XV è efficiente sul 28nm Bulk solamente per la miriade di features che AMD ha implementato per ridurre il TDP ed aumentare le frequenze... e di certo i 4,3GHz massimi li raggiunge unicamente per l'FO4 di BD, non certo perchè il 28nm Bulk GF risulti meglio del 14nm Intel (4,2GHz Turbo di un 6700K).

Onestamente travasando tutte le features implementate sul 28nm Bulk GF sul nuovo 14nm FinFet, le aspettative si fanno mostruose (vedi Zen X32+32 addirittura in 55W), l'incognita rimane solamente quella di quale frequenza massima permetterà il 14nm, perchè è poi su quella che si avranno le massime prestazioni nel desktop.

Oggi è ancora tutto troppo nebuloso... sono ok le info di un Zen simile ad un 5960X, ma non dimentichiamoci che un 5960X/6850K si può occare di un 30%. Per stare tranquilli Zen dovrebbe uguagliare un 5960X/6850K a 3,1/3,3GHz, non di più, per concedere lo stesso margine di OC. Zen potrebbe pure avere 3,7GHz def in 95W, ma dubito che consentirebbe un OC del 30% quanto gli Intel., perchè dovrebbe salire >+1,1GHz...

[tuttodigitale]

Originariamente inviato da bjt2

Se il SOI fa schifo, allora il 28nm fa ancora più schifo... E' uscita, mi pare su semiaccurate, una estesa review sull'athlon x4 845, confrontato con le varie APU AMD a partire da quella 32nm SOI... A guardare le frequenze massime, si è avuta una regressione...

fanno entrambi piuttosto schifo...hai visto i vcore assurdi di kaveri/Carrizo?

[bjt2]

E' perchè siamo al limite del processo... Comunque è indicativo quello che diceva Paolo sulla FMAX di XV sul 28nm e di SKL sul 14nm INTEL...
Se dovessimo basarci solo sulle frequenze, diremmo che il 14nm INTEL fa schifo!

[tuttodigitale]

Originariamente inviato da Piedone1113

Non credo che BD su silicio Intel avrebbe fatto meglio, forse avrebbe guadagnato + 200 mhz o un + 5% di ipc, ma non sarebbe mai stata una cpu da server efficente (il vero mercato al quale era interessata AMD).

e perchè mai no? Sulla carta un modulo BD consuma meno di un core SB, e la differenza è tanto maggiore quanto più si viaggia nelle prossimità dei 3GHz. Secondo me a torto si sta sottovalutando questa sfortunata creatura.

[george_p]

Originariamente inviato da Piedone1113

Non so le loro aspettative sul silicio, ma un'architettura che mura per limiti propri quasi al doppio della sua frequenza operativa può solo significare che è stata rilassata e di molto.
Secondo la mia opinione bd avrebbe dovuto girare nelle intenzioni dei progettisti a 4,8 def (95w) con turbo 5,2 e murare a causa dei timing intorno ai 6,4/6.5.
Tutto questo avrebbe dovuto tradursi in un +6% ipc multi th ed un +10% ips single th.
Purtroppo le correnti di switch preventivate sono state disattese ed alla grande (credo con un +50% sul preventivato) costringendo a rilassare i timing ed abbassare la frequenza per ritrovarsi con una cpu che praticamente ha perso anche nei confronti delle vecchie generazioni.

C'è qualcosa nel soi che non ha funzionato a dovere, probabilmente un effetto collaterale sui 32nm del tutto inaspettato come peso e ha demolito un'intera famiglia di cpu (AMD c'è con i tempi dato che teoricamente ogni nuova famiglia di cpu dura tra i 4 e i 6 anni, ma ottimizzare un'architettura di fatto da cestinare per limiti fisici del silicio è suicidiarsi col gas dopo essersi impiccati).
Non credo che BD su silicio Intel avrebbe fatto meglio, forse avrebbe guadagnato + 200 mhz o un + 5% di ipc, ma non sarebbe mai stata una cpu da server efficente (il vero mercato al quale era interessata AMD).
In fondo bd era stata ideata per sfruttare i punti di forza del soi rispetto al bulk intel e paradossalmente potrebbe risultare che bd su silicio intel sarebbe stato una ciofeca ancora peggiore.
come mettere un motore di fuoristrada su una ferrari o viceversa.

Non capisco molto la frase, o è una tua opinione o erano le intenzioni dei progettisti.

In ogni caso di tutto questo per BD se ne è già parlato anni fa sul thread dedicato.

E' risaputo che BD sia stato creato per viaggiare con frequenze elevate, aveva un basso ipc che doveva venir compensato proprio dalle alte frequenze. Ma purtroppo per via del silicio penoso di gf ciò non è mai avvenuto, e solo per riuscire a sollevare la frequenza del 10% circa in PD amd ha inserito il RCM, altrimenti nel soi quella architettura sarebbe nata e morta a 3.6 GHz e limitato al minimo TDP di 125 W.

Per quanto riguarda il discorso BD su silicio intel... non so, in parte penso fosse possibile un risultato migliore ma visto che il bulk non offre possibilità di frequenze molto elevate
, oggi col senno di poi, sarei portato a dire che proprio per la natura di BD più di PD non avrebbe potuto fare molto probabilmente.
Penso però che il migliore silicio intel avrebbe offerto consumi un pò più ridotti.

Ma queste, da ignorante in materia quale sono, sono solo mie personali speculazioni, e valgono praticamente zero.

[cdimauro]

Originariamente inviato da tuttodigitale

a maggior ragione AMD può fare meglio con uno sforzo economico di gran lunga inferiore.

Se ha le giuste risorse/idee, sì.

AMD non è Apple, e credo che anche la casa di Cupertino ne sia consapevole.

In che senso?

Apple ha acquisito PASemi nel 2008 e la sua prima architettura custom è apparsa in un dispositivo commerciale nel settembre del 2012...
AMD ha acquisito la licenza ARM nel 2012 e venderà k12 nel 2017.

Quindi?

Vedi che la stai mettendo di nuovo, sul piano economico....

Guarda che era proprio per dire che Apple è arrivata zitta zitta dove per anni altri colossi sviluppavano (micro)architetture ARM, e ha scodellato la migliore in assoluto.

"tutte le altre aziende" = Qualcomm, Samsung, Broadcomm, ecc.

"sono di qualche ordine di grandezza più grandi di AMD" = sempre le stesse aziende

in che senso? Hanno semplicemente scambiato le priorità.

Tempo fa erano circolate delle voci le quali affermavano che AMD, a causa dell'impegno sulle console, avesse dovuto spostare parte degli ingegneri dai progetti Zen e K12, ritardandoli.

Siccome adesso stanno lavorando anche alle versioni potenziate delle console, che arriveranno il prossimo anno, e a cui si aggiungerà anche la nuova NX di Nintendo, può essere che sia successo la stessa cosa.

di certo non avrebbero potuto fare un 8 core interi con quel ipc sul SOI a 32nm... alcune idee sono state brevettate prima che keller facesse ritorno in AMD,

Che non sarà tornato certo a caso: è stato dopo il fallimento di Bulldozer, che a sua volta era stato preceduto da K10 (che non era fallimentare, ma diciamo che ha avuto non pochi problemi, e non era abbastanza competitivo).

Probabilmente la dirigenza di AMD ha voluto mettere una pietra sopra e ricominciare puntando sul sicuro.

Non c'entra nulla il processo produttivo.

tipo quello sulla cache uop, e probabilmente anche l'idea del checkpoint, ammesso che non sia un sistema RAS, , risale al 2009.

Dalle informazioni che hai riportato prima, dev'essere proprio un sistema RAS.

Comunque è normale che sia così: non è che perché mancasse Keller le nuove idee si fossero fermate. Keller serviva per organizzare una nuova, competitiva architettura.

Dando un occhiata alla concorrenza, la prossima architettura, stando ai rumors sarà molto più simile a skylake rispetto a quanto era stata preventivata sui 10nm...

Non sono rumors: è ufficiale che Intel abbia introdotto un nuovo tipo di ciclo. Non più tick-tock, ma al tock segue un prodotto "ottimizzato" (basato sul tock, ovviamente, e con lo stesso processo produttivo).

Dunque Cannonlake, che sarebbe dovuto essere il tick a seguire di Skylake, è stato posticipato per dare spazio a Kaby Lake, che è un'ottimizzazione di quest'ultimo.

Originariamente inviato da tuttodigitale

Non sono per nulla d'accordo....aumentare l'ipc sono capaci tutti...la difficoltà è nel contenere il livello di complessità.
Credo che ZEN, costato solo 40-50 milioni di dollari l'anno, farà tesoro dei TANTI soldi spesi in quegli anni da AMD nel sviluppare bulldozer.

Assolutamente d'accordo.

PS secondo bitsandchips, Apple avrebbe investito solo 30-35 milioni di dollari l'anno per lo sviluppo dei suoi SoC...quindi AMD avrebbe investito più capitali di Apple, a netto dell'acquisizione di PASemi

http://www.bitsandchips.it/informati...dollari-l-anno

PASemi non sarà costata certo poco ad Apple, anche se non se ne conoscono i termini. Ricordiamo che quest'azienda aveva anche dei contratti coi militari, che devono essere onorati per almeno 20 anni.

Inoltre Apple acquisì anche Intrinsity, che era un'azienda specializzata nell'ottimizzazione dei circuiti (per renderli più veloci e/o consumare di meno).

Originariamente inviato da bjt2

Se il SOI fa schifo, allora il 28nm fa ancora più schifo... E' uscita, mi pare su semiaccurate, una estesa review sull'athlon x4 845, confrontato con le varie APU AMD a partire da quella 32nm SOI... A guardare le frequenze massime, si è avuta una regressione...

Come vedi non sta scritto da nessuna parte che un nuovo processo produttivo debba necessariamente portare dei vantaggi in termini di frequenze massime raggiungibili.

Originariamente inviato da bjt2

E' perchè siamo al limite del processo... Comunque è indicativo quello che diceva Paolo sulla FMAX di XV sul 28nm e di SKL sul 14nm INTEL...
Se dovessimo basarci solo sulle frequenze, diremmo che il 14nm INTEL fa schifo!

L'obiettivo principale coi processi produttivi è la riduzione del CPI (Cost Per Transistor). Il resto è grasso che cola.

Riguardo a Bulldozer & compagnia, AMD ha puntato tutto sulle frequenze elevate, con architettura dal basso IPC. Si vede che la batosta che prese Intel col Pentium 4 se l'erano già dimenticata...

[bjt2]

Originariamente inviato da cdimauro

Riguardo a Bulldozer & compagnia, AMD ha puntato tutto sulle frequenze elevate, con architettura dal basso IPC. Si vede che la batosta che prese Intel col Pentium 4 se l'erano già dimenticata...

Loro si sono sempre bullati del fatto che il SOI, a parità di miniaturizzazione, avesse un leakage 10-20 volte di meno di un processo bulk, a parità di Vcore e temperatura... Quindi pensavano di non incappare nel problema del P4... E poi hanno usato un FO4 di 17, ottimale secondo i paper IBM, e non 13 come il P4... Semplicemente hanno semplificato troppo il core: se mettevano 4 ALU e passavano ad una cache inclusiva e magari una L2 separata per core, viste le enormi dimensioni, penso che un 20% in più di IPC non glielo toglieva nessuno... Su semiaccurate c'è un tizio che afferma che è la L2 il collo di bottiglia sia per le prestazioni pure che per salire in frequenza: poi una L2 che serve 2 core deve avere un numero di porte sufficiente, vista la L1 microscopica (16 e poi 32kb)...

[Piedone1113]

Originariamente inviato da george_p

Non capisco molto la frase, o è una tua opinione o erano le intenzioni dei progettisti.

In ogni caso di tutto questo per BD se ne è già parlato anni fa sul thread dedicato.

E' risaputo che BD sia stato creato per viaggiare con frequenze elevate, aveva un basso ipc che doveva venir compensato proprio dalle alte frequenze. Ma purtroppo per via del silicio penoso di gf ciò non è mai avvenuto, e solo per riuscire a sollevare la frequenza del 10% circa in PD amd ha inserito il RCM, altrimenti nel soi quella architettura sarebbe nata e morta a 3.6 GHz e limitato al minimo TDP di 125 W.

Per quanto riguarda il discorso BD su silicio intel... non so, in parte penso fosse possibile un risultato migliore ma visto che il bulk non offre possibilità di frequenze molto elevate
, oggi col senno di poi, sarei portato a dire che proprio per la natura di BD più di PD non avrebbe potuto fare molto probabilmente.
Penso però che il migliore silicio intel avrebbe offerto consumi un pò più ridotti.

Ma queste, da ignorante in materia quale sono, sono solo mie personali speculazioni, e valgono praticamente zero.

faccio un esempio alla carlona:
Prevedo uno switch dei transistor della L2 che varia da 4 a 8 ns con 1.1v
Considero la L2 come la parte più limitante dell'architettura nel salire di freq e imposto tutto il resto su tale limite.
In fase di testing mi accorgo del fatto che i transistor della L2 impiegano 16ns per cambiare stato e che per arrivare a 8ns ho bisogno in realtà di 1,6v.
Cosa faccio allora:
sposto il range dei voltaggi da 1,1/1.2v a 1.35/1.45 (nella soglia limite prima che esploda il lackage) controllo le latenze che mi variano da 6 a 12ns.
Con queste premesse mi vedo costretto ad alzare i timing sulla cache, di conseguenza adattare i sincronismi con le altre parti della cpu abbassando di fatto l'ipc.
Ma oltre a questo se avevo preventivato frequenze di 4,6ghz con 1,3 v mi ritrovo invece voltaggi di 1,3v a soli 3,6 ghz a causa della L2.
Salire di frequenza mi chiede più a, più a = maggiore tdp, maggiore calore da dissipare ecc.
Il fatto poi che la cpu arrivi sotto azoto a 8 ghz sta a significare che i sincronismi sono perfette nella cpu, ma con timing destinati a frequenze molto più alte che quelle default ( e lasciamo perdere per un attimo la teoria dei superconduttori alle basse temp) ed anzi ancora più rilassate dell'optimum.

Originariamente inviato da tuttodigitale

e perchè mai no? Sulla carta un modulo BD consuma meno di un core SB, e la differenza è tanto maggiore quanto più si viaggia nelle prossimità dei 3GHz. Secondo me a torto si sta sottovalutando questa sfortunata creatura.

Alt, non sto sottovalutando bd, semplicemente è stato progettato per un silicio che non è mai esistito. Per quanto riguarda il confronto bd amd sb intel hai ragione, ma sb non è bd ed utilizza timing molto più aggressivi.
Intel con SB si è prefissata un'architettura che dovesse girare al max a 3,6ghz def (esempio privo di turbo ecc) perchè il suo silicio gli permetteva una finestra di range frequenza/timing in qull'optimum.
Il bulk intel non è fatto per girare a 5 ghz def con buoni timing senza che esploda il lackage.
Quindi credo che bd su bulk Intel sarebbe stato una cagata, forse anche peggio di quanto è avvenuto con il 32Soi

[Piedone1113]

Originariamente inviato da cdimauro

L'obiettivo principale coi processi produttivi è la riduzione del CPI (Cost Per Transistor). Il resto è grasso che cola.

Questo è quello che la gente non vuole capire, ridurre il pp serve a marginalizzare meglio, bassi voltaggi, minori consumi, maggiori frequenze sono effetti collaterali.

Originariamente inviato da cdimauro

Riguardo a Bulldozer & compagnia, AMD ha puntato tutto sulle frequenze elevate, con architettura dal basso IPC. Si vede che la batosta che prese Intel col Pentium 4 se l'erano già dimenticata...

Forse tra 10 anni scopriremo il perchè del progetto e il perchè dei 5ghz non raggiunti.
Ma che il Soi permettesse di avere vantaggi sul bulk fino ai 32nm è indubbio, le prestazioni delle cpu Amd erano buone grazie anche al soi.

[bjt2]

Originariamente inviato da Piedone1113

Il bulk intel non è fatto per girare a 5 ghz def con buoni timing senza che esploda il lackage.
Quindi credo che bd su bulk Intel sarebbe stato una cagata, forse anche peggio di quanto è avvenuto con il 32Soi

Non sono d'accordo... E' l'architettura core che non è fatta per girare a 5ghz sul bulk intel... Abbassa il FO4 a 17 e vedi come rulla a oltre 5ghz anche sul bulk intel...

[xk180j]

http://fudzilla.com/news/processors/...n-is-snowy-owl

sarei curioso di sapere quanto perda in frequenza risprtto all'8 core dovrebbero essere entrambi a 95w

[Piedone1113]

Originariamente inviato da bjt2

Non sono d'accordo... E' l'architettura core che non è fatta per girare a 5ghz sul bulk intel... Abbassa il FO4 a 17 e vedi come rulla a oltre 5ghz anche sul bulk intel...

Non ne sarei certo:
AMD con il soi hai sempre avuto problemi con la cache (oltre un certo limite di clock non riuscivano ad aggiornarsi in tempo creando errori in ram e facendo intervenire l'ecc di fatto abbassando le prestazioni rispetti a clock leggermenti più bassi, quindi si tratterebbe di ritardi nei cambi di stato e/o refresh), intel invece ha problemi sull'mc oltre un certo limite segno che soffre di interferenze fisiche esterne al cambio di stato.
Secondo me il soi permette un ottima schermatura a scapito di cambi di stato più lenti, il bulk intel (e forse ancora di più con il finfet) subisce maggiori problemi da interferente spurie derivanti dalle alte frequenze.
Paradossalmente anche non riconoscendo un banco di ram la cpu in se è stabile segno che non riesce a sincronizzarsi, più che funzionare correttamente.
Ma queste sono solo mie supposizioni, fermo restando l'assoluto rispetto delle opinioni di gente che con queste cose ci va a fare lo spuntino a mezzodì.

[bjt2]

Abbassare il FO4 vuol dire abbassare il FO4 di tutta la CPU, quindi anche la cache L2: si aumenta la latenza e stop.

Il problema di BD e la cache L2 è appunto che è la L2 il fattore limitante di BD...

[paolo.oliva2]

Vi ricordate che se il Vcore è troppo basso l'8350 non da' errore ma rallenta le prestazioni?
Io questo lo collegherei alla L2, perchè (non mi intendo, però) le cache dovrebbero avere un sistema di ECC (controllo d'errore), e se hanno un errore, semplicemente ripetono la lettura/scrittura... diversamente un Vcore insufficiente nella parte logica del procio, dovrebbe crashare il procio...