[Thread Ufficiale] Aspettando ZEN

[tuttodigitale]

Originariamente inviato da george_p

Mah, guarda, a prescindere dal fatto che per BD sapevano già tutto prima dell'uscita ma continuavano a mentire sulle prestazioni.

la slide del 50% medi tra cinebench e altri 2 test (3d mark e compressione video se non sbaglio), sul phenom x6 1100T/i7 950 è indimenticambile (avevo calcolato 4,8-5GHz, )..ma era 4 mesi prima del lancio, che poi sono diventati 10....

poi non ha mentito (salvo JF che parlava a quanto pare a titolo personale), ma ha fatto slide ridicole...
confronti nei giochi con il 980x (quando il 2600k andava meglio e costava molto meno) e in condizioni gpu limited...

[paolo.oliva2]

Originariamente inviato da george_p

Non è questione di "non è tutto sto schifo BD" ma di quanti soldi avesse amd all'epoca e del tempo che richiede per poter rimettere a "nuovo" una architettura vecchia... o rifarne una totalmente nuova e in definitiva non avevano proprio niente di meglio al momento.
Per cui hanno tirato a campà come si dice.

Guarda che BD è la logica conseguenza del budget AMD, infatti BD a livello di architettura, ha puntato tutto sul CMT perchè il CMT permette un OTTIMO guadagno in MT, circa +300% rispetto all'SMT, senza dover spendere soldoni per aumentare l'IPC. Quindi partendo dal core Star, l'intervento architetturale è stato tutto più sulla condivisione CMT che sull'IPC.

Noi stiamo considerando BD in accoppiata al 32nm, perchè quotando Tuttodigitale, BR, pur sul 28nm (e non 14nm Intel), 15W, di 2,7/3,6GHz per il quad core XV.
per paragone Intel aveva su
32 nm 1,8/2,9 (+900MHz ovvero +50% / +700MHz ovvero +25%)
22nm 2,1/3,3 (+600MHz / +300MHz)
14nm 2,4/3,4 (+300MHz / +200MHz).

Penso assolutamente che il 32nm Intel sia migliore del 28nm GF, eppure con +50% di frequenza def, pareggerebbe con il cazzuto IPC Intel anche con -50% di IPC ed idem -25% in ST (frequenze Turbo). Se BD fosse un'architettura INEFFICIENTE, come potrebbe su un silicio 28nm GF vs il 14nm Intel reputato il migliore sulla piazza, a essere lì? Allora sarebbe tutto merito del 28nm Bulk GF migliore addirittura del 14nm Intel?

Ora... se BD avesse avuto quei famosi ~5GHz turbo, avrebbe avuto una potenza ST del 25% superiore (ovvero più di XV odierno, considerando IPC * frequenza), e un MT ben superiore considerando che avrebbe potuto produrre Komodo X10, e si sarebbe scontrato (allora) con il 4790K 22nm e non con il 14nm di oggi.

E' giusto affermare che Broadwell deve l'incremento di potenza al 95% al 14nm? Nel mobile 15W passa da 1,9GHz a 2,5GHz allo stesso TDP (+25%), da un X8 ad un X10 alla stessa frequenza e TDP (+25% di core), paragona questo incremento all'incremento percentuale di IPC e trai le conclusioni.

Le affermazioni tipo "cacchio, quanti core mette Intel confronto ad AMD", mo va... se da un 8350 X8 32nm sul 14nm avremmo un XV X16 allo stesso TDP, dimmi cosa c'entra l'architettura (vuoi che XV sia più efficiente di PD di oltre il 100%?) e invece quanto conti il silicio... Fai un X10 3GHz Broadwell nei 140W sul 32nm HKMG ULK Bulk Intel, allora c'era cosa? Un X6 3,2GHz a 140W.

Ma di sicuro hanno fatto un bel dietrofront a tutto gas (entro i limiti di progettazione e produzione richiesti ovviamente) verso una architettura a più alto ipc e questo dice molto su cosa amd abbia pensato di BD una volta uscito fuori.

Dici? Forse ti è sfuggito che il progetto SMT, era ancor prima di BD
Guarda i post precedenti...
Ad AMD sono serviti più di 8 anni per trovare i dindi per realizzare Zen, oltre che, soprattutto, trovare il silicio (14nm FinFet).

[paolo.oliva2]

Originariamente inviato da george_p

Riguardo BD lo ribadisco la mancanza più grave è l'ipc basso, con l'ipc a livello del phenom (purtroppo devo rivedere le mie stime su excavator per il quale pensavo avesse raggiunto in ST l'ipc del K10 ma non è così) avrebbe avuto molta più chance proprio per la grande capacità di elaborazione dei core integers e delle fpu.

Scusami, ma fai l'errore di una volta, devi rapportare l'IPC con la frequenza. Se il Phenom II si ferma a 3,7GHz e BD fosse arrivato sui 4,5GHz, l'FO4 di BD avrebbe permesso +25% di frequenza.
Quindi anche un BD con -25% di clock avrebbe comunque pareggiato la potenza del Phenom.
Fai lo stesso errore delle varie testate pro-Intel, cioè quello di overcloccare il procio Intel alla stessa frequenza (ma def) di un procio AMD, per dimostrare che a parità di frequenza quanto l'ha lungo Intel. Ma che mazza c'entra? Il procio viene venduto ad un determinato TDP e su quel TDP può variare sia l'IPC che la frequenza a seconda dell'FO4 impostato, ma è ovvio che se overclocchi quello che ha per def una frequenza inferiore, sballi il rapporto, guarda a caso, a senso unico pro Intel.

Un ipc più alto del 30% subito e una perdita in multicore del solo 10% (da kaveri in poi) piuttosto del 20% avrebbe fatto di BD una cpu non straordinaria certamente ma di sicuro "non appena sufficiente" quale è stata. Poi puoi permetterti di giocare con le alte frequenze aiutando all'aumento della potenza generale.

Certamente... Ma su che silicio? Mi sembra che non vuoi capire che la questione architettura non è il punto principale, MA IL SILICIO.
Senza il silicio qualsiasi architettura non produce nulla di buono, con il silicio anche un'architettura ciofeca può raggiungere potenze alte.
Esempio? Prendi il Phenom I (quello sul 65nm). Architettura acerba e gambizzata dal 65nm ignobile. Proiettala sul 14nm, ci fai un X16 a 4GHz (esempio, per fare un confronto). Prendi Broadwell, ha un IPC cazzuto? Bene, mettilo sul 32nm Intel, e che ci fai? Un 6700K a 3GHz?
Non considerare quello che scrivo come se dicessi che BD è una tra le migliori architetture, ma ti ripeto che il miglior prodotto è il mix in primis con un ottimo silicio (meglio ancora se in anticipo di miniaturizzazione con gli avversari) ed una architettura così lasciata libera di "esprimersi" aiutata da un numero maggiore di core rispetto agli avversari.

Probabilmente zen sarà così supportato dall'smt invece che dal cmt.

Per riuscire a dare il doppio di un 8350 non serve cambiare architettura, un XV X16 sul 14nm lo fai appunto perchè hai il 14nm... viceversa, Zen non farebbe una mazza se l'unico silicio disponibile fosse ancora il 32nm SOI.

Mah, dalle speculazioni sul web si sente di tutto, come per i K10 a otto cores, a volte ho dubbi anche io sulla piena riuscita di zen a livello di ipc... vediamo... forse è un mostro di potenza nel solo MT principalmente e in ST se la cava discretamente...

Anche qui non hai le idee chiare... (non faccio il saccente, sia chiaro).
La riuscita di Zen in ST è ESCLUSIVAMENTE legata al PP 14nm FinFet.
Poniamo Zen -10% di IPC vs Broadwell (onestamente io oramai ci capisco poco... una volta era -20%, poi ora sembra tra Skylake e Broadwell, ma siccome tra Skylake e Broadwell la differenza è irrisoria, dovrebbe essere a ridosso di Intel).
Il procio più potente in ST è il 6700K.
Benissimo, il 14nm Intel gli permette i 4,3GHz in Turbo.
Zen, con l'FO4 ipotizzato, dovrebbe avere frequenze turbo poniamo del 20% superiori (allo stesso TDP).
Mi sembra ovvio che con -10% di IPC ma con +20% di clock, Zen avrebbe una potenza ST superiore. Se poi il PP del 14nm FinFet non fosse dei migliori e concedesse la stessa freuenza del 6700K, 4,3GHz, tu subito diresti che AMD ha fatto ciofeca perchè ha meno IPC di Intel... sarebbe giusto? Pensaci.

[george_p]

@tottodigitale:
Sinceramente ricordo che ipc BD è -30% rispetto a K10 se XV ne guadagna 12 rispetto a kaveri che ne ha solo 3% in più su PD e quest'ultimo ne ha 7 su BD... siamo quasi vicini, ma poi dopo 5 anni buoni.

JF parlava sui forum a nome suo per mesi e mesi e amd non si accorge di nulla? Curioso dai

@Paolo: si ipc rapportato alla frequenza, le solite cose, infatti io mi riferisco sempre a ipc a pari frequenza e tutto il discorso che ho fatto non fa una piega da quel punto di vista, l'ipc rapportato a frequenza maggiore o minore è l'altro punto di vista che ha portato BD nella mer.a per il pessimo silicio. Ritorniamo sulle solite cose?

Ma poi che errori faccio scusa? Ma che mi frega di quello che recensiscono le testate pro intel quando io guardo e parlo di un altra cosa.

Ho chiaramente scritto che BD ha perso con la concorrenza per il suo scarsissimo ipc a parità di frequenza, hanno optato per il cmt che da un guadagno elevato in MT a fronte di un basso ipc che lo ha penalizzato sia in ST e sia nell'MT stesso alla fine perché il silicio faceva schifo.
Questa è realtà e un dato di fatto e amd è tornata sui suoi passi e non c'entra proprio un bel niente che amd sviluppasse da prima l'smt per conto suo perché conta quello che ha messo su strada non quello che di meglio si è tenuta in casa... se faccio errori a guardare un punto di vista che tiene conto delle lacune contro il vostro che tiene conto di altre cose mi sa che allora non sono l'unico e farli

Ogni volta che evidenzio i limiti di BD, gli stessi che hanno portato l'azienda a fare totalmente marcia indietro preferendo un più alto IPC a pari frequenza e per la prima volta su strada l'SMT io sono anti amd e pro intel e sbaglio i miei ragionamenti?
Per la proprietà commutativa allora anche AMD stessa sbaglia a ragionare su BD perché ha optato per un diverso approccio dai suddetti punti di vista (ipc e smt).

Riguardo il cambio di silicio ci arrivo anche io che zen farebbe il doppio di un 8350 su pp diverso, ma anche lo stesso 8350 andrebbe meglio...e che c'entra con il mio discorso dell'IPC a pari frequenza? Sempre nulla perché qui si vuole difendere a tutti i costi sempre un progetto reso invalido proprio dal basso ipc a pari frequenza.
Tanta di quella potenza nei cores int e fpu resa nulla perché volevano pompare le frequenze a 10.000 mhz tanto l'ipc basso lo permetteva... poi si sono accorti che anche il silicio ha la sua importanza.

Voglio definitivamente chiudere il discorso IPC a pari frequenza con il fatto rispondendo al tuo "anche qui non hai le idee chiare"... beh se permetti, solo chi ha Zen tra le mani ha le idee chiare non certo io o tu o chiunque qui sul forum.
Però, io ho espresso proprio un pelo di timore su una cosa del genere

La riuscita di Zen in ST è ESCLUSIVAMENTE legata al PP 14nm FinFet

dove anche qui conta il silicio altrimenti buonanotte... mi auguro di no.

Poi riguardo budget amd, non so, mettiti d'accordo con tuttodigitale dove dice che per BD i soldi c'erano in quantità maggiori rispetto a oggi... però come gia scritto altre volte, tu puoi avere un budget ridicolo ma con quel budget mi fai una cpu fatta bene anche se va meno della concorrenza e non ci metti millemila cose dentro sfruttate male (cache pessima e lenta, potenza int e fpu mal sfruttata e basso ipc per compensare tanto con frequenze elevatissime se il silicio regge).

Amd non ha recuperato soldi in 8 anni per zen ma questo è stato pagato dai suoi clienti. Qui occorre dare atto a Lisa Su per la sua intraprendenza nelle partnership.

Comunque guai a toccare BD qui anche solo per evidenziare una cosa che amd stessa ha negli ultimi due anni sempre dichiarato, a ognuno i suoi errori

[bjt2]

Originariamente inviato da tuttodigitale

ma non capisco il punto onestamente....

L'ipc di bulldozer era ben conosciuto, ben prima di produrlo su 32nm per 2 ordini di motivi:
1) le simulazioni sono accurate
2) campioni di BD erano disponibili anche sui 45nm Low-k....

non si sono certo accorti del basso ipc dopo i 32nm, e non è stato certo questo la causa del ritardo....
un esempio su tutti...che ZEN avesse avuto un ipc superiore al 40% rispetto a XV, AMD lo ha reso noto prima del tape out....ogni minima parte della cpu viene progettata per essere la soluzione più semplice possibile, senza inutili eccessi....
non c'è nulla di sbagliato nel sacrificare l'ipc per la frequenza, soprattutto quando hai core grandi la metà e co un fo4 favorevole rispetto al concorrente: i 2,7GHz di base dei quad core Bristol Ridge, non sono concessi ai dual core Intel nonostante l'uso dei 14nm finfet....

ricordo che l'aumento di ipc non è gratis...un dual core ZEN potrebbe avere una complessità pari al 170% di un modulo XV, e quindi praticamente il doppio di un modulo PD...con un silicio scadente, sarebbe rimasta indietro comunque...


ma steamroller consuma di più a parità di frequenza e silicio....e non offre benefici tangibili nel ST.


bjt2, è stata confermata la frequenza monstre, per 15W, di 2,7/3,6GHz per il quad core XV....
per paragone Intel aveva su
32 nm 1,8/2,9
22nm 2,1/3,3
14nm 2,4/3,4

il prossimo che parla male di bulldozer lo .......

mi sono basato sulle informazioni di vcore e frequenza rese pubbliche da AMD per k10, puntualmente disattese..così come test di OC a dir poco disastrosi...
penso che ad ogni step, si va a colpire più zone, se i problemi sono più di uno...reputo impossibile che in AMD non si siano posti il problema di prestazioni lato cpu tanto scadenti...


in effetti la cancellazione, non è stata una mossa astuta soprattutto considerando che AMD ha partorito il fx9590...un x10 con tdp umani altamente overcloccabili avrebbe reso contenti in molti...

Ho scoperto l'altro ieri che INTEL in Nehalem (e presumibilmente anche per i processori successivi) ha sostituito tutta la logica dinamica residua, con logica completamente statica.
Ricapitolo brevemente le differenze:
La logica statica usa il doppio dei transistors, compresi i più lenti p-MOS, perciò occupa più area, è più lenta, ma consuma di meno, invece la logica dinamica occupa poco più della metà dell'area (sostituisce i p-MOS con resistenze), usa la metà dei transistor, è più veloce, ma consuma di più e non può essere spenta senza perdere i dati: richiede un clock minimo. I Phenom erano sicuramente a logica dinamica, perchè se ricordate c'era una frequenza minima di 800/1000MHz a seconda del modello.
A giudicare dalla dimensione del core Zen stimata, potrebbe darsi che ancora si usi la logica dinamica in AMD... Se qualcuno trova info, per favore le posti...
Io penso che Jaguar e i core low power, oltre ad avere transistors RVT e HVT possano essere implementati in logica statica, così da ridurre la potenza dissipata... Non escludo neanche gli Excavator mobile... Per questo con i BR, forse, si ottiene un tale salto di clock: Da RVT a LVT e da logica statica a dinamica... Ma ripeto: non ho trovato info... So solo che i Phenom erano a logica dinamica e i Nehalem a logica statica... Se qualcuno si può spulciare i vecchi paper di Hotchips, magari quelli di Jaguar o Bulldozer, forse è accennato se sono a logica statica o dinamica... Mi interesserebbe saperlo...

[bjt2]

Originariamente inviato da george_p

Mah, guarda, a prescindere dal fatto che per BD sapevano già tutto prima dell'uscita ma continuavano a mentire sulle prestazioni.
Per SR ho parlato del guadagno nel MT non nel ST dove ho già capito non ne ha, e non mi riferivo a SR ma a un ipotetico BD che avrebbe dovuto avere ipc più alto (almeno pari al K10) unito al guadagno in MT del 90% per core e poi non ricordo nemmeno più cosa... da quante volte e anni ci ripetiamo.
Cmq Zen possiamo solo specularci sopra, ma penso che se non hanno calcolato il danno da silicio cattivo beh, sono punto e a capo.
In ogni caso, dura aspettare eh!?

Il 14nm non è male eh! Rispetto al 28nm HPP ha 1/6 del leakage e il doppio della frequenza a parità di potenza dissipata... Non mi pare male...

[george_p]

Originariamente inviato da bjt2

Il 14nm non è male eh! Rispetto al 28nm HPP ha 1/6 del leakage e il doppio della frequenza a parità di potenza dissipata... Non mi pare male...

Ma figurati bjt, il mio discorso è incentrato sul fatto che con un ipc alto puoi permetterti di avere buone prestazioni anche col silicio cattivo, o cmq con un silicio che non permette di salire in frequenza come è accaduto col 28 bulk, quindi tutti i discorsi fatti per BD saltano all'istante... almeno in zen l'ipc è più alto, certo non tantissimo perché alla fine amd arriva con un ipc quasi 40% più alto (stando a quel 40% in più su excavator) rispetto al K10 dopo 5 anni, era geologica nel mondo informatico.

Se BD avesse avuto almeno lo stesso ipc per frequenza del K10 a quest'ora manco esisterebbe Zen e Keller sarebbe rimasto ancora in apple... tutto sommato ci voleva uno scossone in amd.

Poi tanto di guadagnato se il silicio 14 nm è buono, davvero.

[paolo.oliva2]

Originariamente inviato da george_p

@tottodigitale:
Sinceramente ricordo che ipc BD è -30% rispetto a K10 se XV ne guadagna 12 rispetto a kaveri che ne ha solo 3% in più su PD e quest'ultimo ne ha 7 su BD..

Continuo a non capire perchè focalizzi l'IPC come centro del discorso ignorando il resto. Se per te il silicio non conta, ma conta solo l'IPC, ti posto K10 mobile, confronto TDP/frequenze a BD.

"Champlain" (45 nm)

X4
Model Number Freq. L2 Cache HT Multi 1 TDP Socket Release Date Part Number(s)
Phenom II P960 1.8 GHz 4x 512 KB 1.8 GHz 9x 25W S1G4 October 19, 2010 HMP960SGR42GM
Phenom II N970 2.2 GHz 4x 512 KB 1.8 GHz 11x 35 W S1G4 January 4, 2011 HMN970DCR42GM
Phenom II X940 BE 2.4 GHz 4x 512 KB 1.8 GHz 12x 45 W S1G4 January 4, 2011 HMX940HIR42GM

X2
Model Number Freq. L2 Cache HT Multi 1 TDP Socket Release Date Part Number(s)
Phenom II P650 2.6 GHz 2x 1 MB 1.8 GHz 13x 25 W S1G4 October 19, 2010 HMP650SGR23GM
Phenom II N660 3.0 GHz 2x 1 MB 1.8 GHz 15x 35 W S1G4 January 4, 2011 HMN660DCR23GM
Phenom II X640 BE 3.2 GHz 2x 1 MB 1.8 GHz 16x 45W S1G4 May 10, 2011 HMX640HIR23GM

Llano (K10 sul 32nm SOI)
A4 3320M 2,0/2,6GHz nei 35W
A4 3330MX 2,3/2,6GHz nei 45W
A8 3550MX 2,0/2,7GHz nei 45W

BD Trinity X4
A8-5545M 1.7 GHz 2.7 GHz HD 8510G 450 MHz 554 MHz 19 W DDR3-1333
A10-5745M 2.1 GHz 2.9 GHz HD 8610G 533 MHz 626 MHz 25 W DDR3-1333
A10-5757M 2 (4) 2.5 GHz 3.5 GHz 2 × 2 MB HD 8650G 384:24:8 533 MHz 720 MHz 35 W DDR3-1600 FP2(BGA)

BD 32nm VS K10 45nm, vede BD, allo stesso TDP, ad avere frequenze turbo pari agli X2 K10, ma in def X4 anzichè X2. Verso gli X4 la frequenza operativa è percentualmente superiore rispetto alla perdita di IPC.
Tutto questo ottenuto con Trinity che buona parte del TDP è destinato all'IGP, e senza scomodare Richland, sempre PD, sempre 32nm SOI, che offre frequenze maggiori.

Il confronto BD 32nm vs K10 32nm l'abbiamo con Llano... a parità di Watt Trinity ha 2,5GHz vs Llano 2GHz (+500MHz/+25%), Turbo 3,5GHz vs Llano 2,6GHz (+900MHz/quasi +40%). Il rapporto IPC/frequenza è tutto a favore di BD, e sempre con Trinity e non con Richland.

Non ho preso SR e XV e tantomento XV-BR perchè chiaramente il K10 sembrerebbe un Sempron X1... però se ipotizzassimo una evoluzione dell'8350 pari a quella di Trinity-BR, un Thuban sembrerebbe un X2...

siamo quasi vicini, ma poi dopo 5 anni buoni.

Se ci fosse stato il passaggio dal 32nm SOI al 22nm SOI come da roadmap, e le aspettative confermate circa la riduzione del TDP a parità di potenza di almeno un ulteriore 25%, questo discorso l'avremmo fatto 5 anni fa, anzi, probabilmente manco l'avremmo fatto.

JF parlava sui forum a nome suo per mesi e mesi e amd non si accorge di nulla? Curioso dai

Io ritengo che JF parlava a titolo personale ma comunque in buona fede.
Ricordati l'incremento che ha avuto il 45nm passando dalla versione liscia all'implementazione low-k, da X4 125W si passò a X6 125W. Sulla base di questo chiunque ipotizzava che il passaggio dal 45nm al 32nm e l'aggiunta dell'HKMG avrebbe fatto meraviglie. Ricordati che la stessa GF ha sborsato un tot di dindi rilevando le FAB AMD proprio su questa base... se avesse saputo a priori il PP 32nm SOI, forse manco l'avrebbe acquistata e comunque se sì, ad un tot di meno. Prova a pensare in questi anni quanto avrebbe guadagnato tra un 32nm SOI ottimo (e quindi BD desktop/mobile/server), il passaggio praticamente gratis al 22nm SOI (il SOI permette il passaggio a miniaturizzazioni maggiori conservando i macchinari e cambiando solamente la parte litografia) e quant'altro.

@Paolo: si ipc rapportato alla frequenza, le solite cose, infatti io mi riferisco sempre a ipc a pari frequenza e tutto il discorso che ho fatto non fa una piega da quel punto di vista, l'ipc rapportato a frequenza maggiore o minore è l'altro punto di vista che ha portato BD nella mer.a per il pessimo silicio. Ritorniamo sulle solite cose?

Cerchiamo di capirci. La potenza del procio è dato da IPC * Frequenza. Se Intel produce un procio a IPC 100 a frequenza 4GHz, AMD o crea un procio allo stesso IPC (e costa aumentare l'IPC), oppure gioca la carta frequenza modificando l'FO4 per ottenere frequenze maggiori allo stesso TDP.
Il K10 a portarlo a IPC Intel quanto costava?
Prendere il K10, modificarne l'FO4 più ovviamente la parte I/O e quant'altro, sarebbe costato molto meno.
Se poi l'FO4 17 sul 32nm SOI non ha portato le frequenze sperate, è ovvio che il rapporto IPC * frequenza NON PUO' DARE il risultato previsto, ma tu dicendo che il problema è l'IPC in BD, è scontato che se AMD avesse saputo di arrivare solamente a 4GHz def, volente o nolente avrebbe aumentato l'IPC per aumentare le potenze, ma è ovvio che bisogna considerare che da 4GHz a 5GHz c'è una differenza del 25% e su questa base concordi o no che a 5GHz servirebbe un IPC del 25% inferiore per ottenere le stesse potenze ma con frequenza 4GHz?
Poi aggiungici pure questo... il 32nm SOI in sè e il mancato pssaggio al 22nm, hanno penalizzato molto di più AMD nell'MT di quanto lo abbia fatto in ST, perchè un aumento dei core allo stesso TDP avrebbe comunque permesso ad AMD di ricreare la medesima situazione Phenom II X4 e Thuban vs Intel, dove il K10 aveva una performances ST inferiore ma il Thuban, grazie a +2 core, otteneva più potenza MT rispetto agli X4 Intel.
Se guardi la differenza in MT tra un 8350 32nm ed un 6700K 14nm, personalmente non la conosco perfettamente, quindi non posso scrivere un dato, ma un Komodo X10 già previsto, avrebbe aumentato già del 25% l'MT di un PD 8350, aggiungici l'incremento da PD a XV, aggiungici il passaggio al 22nm, è SCONTATO che BD avrebbe ottenuto un MT ben superiore agli X4+4 Intel, e quindi il discorso IPC sarebbe stato marginale.

Ma poi che errori faccio scusa? Ma che mi frega di quello che recensiscono le testate pro intel quando io guardo e parlo di un altra cosa.

Non era mia intenzione parlare di errori tuoi facendo la parte del saccente...
, se l'hai interpretata così, ti chiedo scusa

Ho chiaramente scritto che BD ha perso con la concorrenza per il suo scarsissimo ipc a parità di frequenza, hanno optato per il cmt che da un guadagno elevato in MT a fronte di un basso ipc che lo ha penalizzato sia in ST e sia nell'MT stesso alla fine perché il silicio faceva schifo.

ma è quello che dico anche io. Però ipotizza anche che il miglioramento IPC potrebbe anche risultare inferiore proprio per l'obbligo di conservare il numero di core e nel contempo di non sforare il TDP

Questa è realtà e un dato di fatto e amd è tornata sui suoi passi e non c'entra proprio un bel niente che amd sviluppasse da prima l'smt per conto suo perché conta quello che ha messo su strada non quello che di meglio si è tenuta in casa... se faccio errori a guardare un punto di vista che tiene conto delle lacune contro il vostro che tiene conto di altre cose mi sa che allora non sono l'unico e farli

Mom, AMD, come chiunque, sulla carta potrebbe anche progettare Zen Alfa con SMT 32 con 56000GB di cache 1ns incorporate nel die, ma dal progettare questo sulla carta e metterlo in produzione, serve in primis il silicio (anche solamente per fare le prove), con qualche consistente colatura di banconote verdi...
Tieni presente che il 32nm SOI produce 125W con 1,2 milioni di transistor, il 5960X ne ha più del doppio (2,5 milioni) e ne produce 140W. Zen è X8 +8, quindi reputerei che non si doscosterà granchè dal numero di transistor di un 5960X, ma sul 32nm a parità di FO4 di BD, è ovvio che Zen X8+8 andrebbe ridimensionato al TDP/transistor permesso dal 32nm SOI, ovvero meno della metà (8350 vs 5960X), quindi che ci scappa fuori? Un X4 con meno frequenza? Non avrebbe senso.
Sono pagine che discutiamo che Zen debba avere una potenza più che doppia di un 8350 perchè il 14nm consentirebbe un XV X16, e XV è circa il 15% (medio penso) migliore di PD, quindi un XV X16 sarebbe un PD X18 circa e Zen, per giustificare i soldi in più spesi, deve partire ALMENO da quel punto.

Ogni volta che evidenzio i limiti di BD, gli stessi che hanno portato l'azienda a fare totalmente marcia indietro preferendo un più alto IPC a pari frequenza e per la prima volta su strada l'SMT io sono anti amd e pro intel e sbaglio i miei ragionamenti?

Nessuno ha detto pro-Intel o pro-AMD. Io, personalmente, preferisco il CMT all'SMT, cioè io preferirei un XV X16 ad un Zen X8+8, ma non perchè è AMD che ha fatto il CMT, ma perchè le mie esperienze con l'SMT non mi hanno soddisfatto, perchè io preferisco 1 modulo CMT ad 1 core + SMT.

Ipotizziamo un XV X16 vs un 5960X. La potenza ST di un 5960X è superiore a quella di un 8350 PD, ma lo sarebbe ancora verso un BR?
Un 5960X va il doppio di un 8350? Ma un XV X8 andrebbe di più di un 8350... quindi mi pare ovvio che un XV X16 andrebbe di più del 5960X.

Quello che voglio dire, è che BD offerto ad una quantità di moduli pari al numero di core + SMT Intel, non ci vedo alcuna differenza tra CMT o SMT, soprattutto considerando che Intel riduce drasticamente le frequenze con l'aumentare dei core. Poi è ovvio che ad un X16 CMT se Intel mi schiaffa un X32+32 SMT non ha più senso il mio discorso.

Per la proprietà commutativa allora anche AMD stessa sbaglia a ragionare su BD perché ha optato per un diverso approccio dai suddetti punti di vista (ipc e smt).

No, sono correlati. Il CMT permette un incremento del secondo TH sopra l'80%, mentre l'SMT solamente il 30%. Partendo dal fatto che sia il CMT che l'SMT hanno in comune produrre potenze superiori risparmiando transistor, sarebbe inutile che un PD senza CMT ma con l'SMT debba risultare X12+12 per pareggiare un X8 CMT.

Riguardo il cambio di silicio ci arrivo anche io che zen farebbe il doppio di un 8350 su pp diverso, ma anche lo stesso 8350 andrebbe meglio...e che c'entra con il mio discorso dell'IPC a pari frequenza? Sempre nulla perché qui si vuole difendere a tutti i costi sempre un progetto reso invalido proprio dal basso ipc a pari frequenza.
Tanta di quella potenza nei cores int e fpu resa nulla perché volevano pompare le frequenze a 10.000 mhz tanto l'ipc basso lo permetteva... poi si sono accorti che anche il silicio ha la sua importanza.

Così se mi permetti stai massimizzando troppo, BD non è un PIV. Prova a pensare ad un PIV sul 65nm e un BD sul 32nm, che sarebbe come oggi un BR sul 28nm e Broadwell sul 14nm... totalmente differenti.
Il PIV doveva triplicare le frequenze raggiunte per essere alla pari, noi parliamo del +25% come frequenza per PD... da +25% a +333% c'è differenza? E' ovvio che Intel ha dovuto cancellare in fretta e furia il PIV, come è ovvio che se AMD ha prodotto BD per 6 anni senza cambiarlo o trasferire il K10, un motivo ci sarà...

Voglio definitivamente chiudere il discorso IPC a pari frequenza con il fatto rispondendo al tuo "anche qui non hai le idee chiare"... beh se permetti, solo chi ha Zen tra le mani ha le idee chiare non certo io o tu o chiunque qui sul forum.

Come sopra, non era mia intenzione fare la parte del saccente... è che io tratto l'IPC e la frequenza "dinamicamente", cioè se la frequenza è raggiungibile (e non intendo i 10GHz del PIV), la perdita IPC deve comunque essere minore del guadagno di frequenza.
E' ovvio che va inserito anche il discorso +80% 2° TH CMT vs +30% SMT, perchè se Intel ha +65% di IPC, è ovvio che AMD non può pensare a +65% di frequenza... ma è altrettanto ovvio che se il core BD avesse lo stesso IPC di quello Intel, Il CMT non darebbe 130 come l'SMT ma almeno 180.

Però, io ho espresso proprio un pelo di timore su una cosa del genere dove anche qui conta il silicio altrimenti buonanotte... mi auguro di no.

Questo è indubbio, però ti faccio presente che il progetto BD non è solamente CMT, ma entra anche il discorso FO4, inteso come da studi IBM quale sia il valore più redditizio.
Se l'FO4 17 è il valore che IBM inquadra come migliore, questo vuole dire UNICAMENTE che un determinato silicio con un PP nel range frequenza "normale", vedra la curva TDP/frequenza migliore con FO4 17, ma questo comunque si deve rapportare al PP silicio su cui si applica.

Poi riguardo budget amd, non so, mettiti d'accordo con tuttodigitale dove dice che per BD i soldi c'erano in quantità maggiori rispetto a oggi... però come gia scritto altre volte, tu puoi avere un budget ridicolo ma con quel budget mi fai una cpu fatta bene anche se va meno della concorrenza e non ci metti millemila cose dentro sfruttate male (cache pessima e lenta, potenza int e fpu mal sfruttata e basso ipc per compensare tanto con frequenze elevatissime se il silicio regge).

Io credo che i miracoli siano rari e non durino nel tempo.
Paragonando alla F1, i team competitivi lo sono quando alle spalle ci sono soldi, poi può capitare il miracolo di una macchina riuscita bene (ovvero il progetto), ma necessita pur sempre del motore idoneo (silicio) per essere competitiva.

Amd non ha recuperato soldi in 8 anni per zen ma questo è stato pagato dai suoi clienti. Qui occorre dare atto a Lisa Su per la sua intraprendenza nelle partnership.

Vediamo

Comunque guai a toccare BD qui anche solo per evidenziare una cosa che amd stessa ha negli ultimi due anni sempre dichiarato, a ognuno i suoi errori

Nooo.... cerchiamo di dividere il discorso brand dal discorso architetturale. Io quando difendo BD difendo il modulo, non AMD. Quando io preferisco Trinity ad un i3 X2+2, difendo il CMT vs SMT, non AMD vs Intel... Se domani Intel realizzasse un XV X16 e AMD un 5960X marchiato Zen, e Intel vendesse l'XV a 400€ vs AMD 5960X a... 600€, io comprerei Intel XV X16.
Estrapolando la concorrenza, io in un 8370 ci vedo il mondo di più (seppur ancora PD e non BR) di un Thuban 1100T, è ovvio che per me BD è sopra un K10... al più mi potrai giudicare filo-BD più che filo-AMD

[george_p]

Paolo, non me la sono presa per gli errori che faccio, ne ti do del saccente. Semplicemente parliamo di parti dell'architettura diverse... tu prendi in considerazione l'ipc + la frequenza e personalmente non la vedo sbagliata, è un approccio diverso da quello che considero io. Diciamo che sono un Keller's fan (IPC alto, che è quello che ha sempre tenuto in alto le cpu amd)

Amd pubblicizzava così tanto il suo cmt da preferirlo all'smt perché naturalmente un approccio cmt comprende 8 cores reali per 8 threads, l'smt per 8 threads lavora con soli 4 cores reali.

Normalissimo che otto cores fisici rendano molto più di 4.

Ma è altrettanto normalissimo che il consumo di otto cores non può essere paragonato a quello di quattro cores, diciamo a parità di transistor o di features ecc.

Vedi intel che consuma un botto con 8 e 10 cores ed è costretta a ridurre la frequenza.

Ti do ragione su BD potentissimo a 6 GHz, ma relegando così tanto la potenza alla frequenza ti seghi le gambe nel caso il silicio sia schifoso, questa ormai è storia

A BD gli hanno segato 30% di ipc rispetto alla precedente architettura perché Meyer si è affidato troppo alla frequenza di funzionamento.
In più aggiungo, nel CMT raggiungevi l'80% delle prestazioni di un core, quindi sia in ipc sia in MT hai penalizzato una architettura a prescindere dal silicio.

Il silicio si è mostrato schifoso e woilà, il gioco è fatto

Avesse mantenuto lo stesso ipc e guadagno cmt che ha ora XV da subito, stai tranquillo che anche a 3600 mhz BD avrebbe sbaragliato la concorrenza.

Il mio discorso è sempre lo stesso, e ho iniziato solo con una frase... finiamo sempre con millemila post

E ribadisco, almeno con Zen hanno aumentato un pò l'ipc, male che vada il silicio amd fallirà, ma almeno la colpa si può attribuire a gf

[shellx]

Originariamente inviato da capitan_crasy

I chipset serie 900 (quelli del socket AM3+) se non sbaglio sono ancora a 65/40nm, mentre la serie Hudson per il socket FMx dovrebbero essere più piccoli.
Tuttavia era risaputo che AMD avrebbe messo dentro nel DIE tutta la logica dei vecchi "southbridge", bisognava solo capire la quantità delle porte a disposizione.
Su ha detto che sulle schede mamme AM4 non ci sarà "niente" e sarà tutto integrato in ZEN/BR, quindi si parla di 6/8 porte SATA più eventualmente il SATA express, 12/14 USB 2.0, 4/6 USB 3.x; da capire se ci saranno ancora chip esterni per la LAN e l'audio.
Sembra tanta roba ma alla fine sono elementi puramente accessori e saranno distribuiti nel DIE senza alcuna difficoltà ne conseguenze sulla dimensione finale...

Beh, questo approccio (ormai fin troppo prevedibile negli ultimi anni, del resto amd è pioniera nella full_integration) renderà felici gli amanti delle mobo minuscole e infelici gli amanti delle mobo carine da vedere.
Anche se sono superconvinto che nessuna di queste due tipologie di utenza resterà insoddisfatta veramente, in quanto credo profondamente che i produttori di mobo si inventeranno qualche controller/chip di gestione "X_funzione" (vrm o altro) da mettere sulla mobo (magari solo nelle top di gamma) per poterci mettere a sua volta un dissipatore carino da vedere, fare le solite mobo cazzute (per farle costare di più con features iper-forzate) e continuare ergo a fare le ATX. Ma mi sembra più che giusto che sia cosi, anche i player di mobo devono poter campare, altrimenti davvero finirà che restaranno due player (se tutto va bene). Siccome cosi non sarà, perchè come ci insegna la storia dell'informatica: "In informatica tutto si rivoluziona, tutti gli approcci tecnici subiscono cambiamenti strutturali a architetturali, ma nessun approccio logico-filosofico informatico cambia mai veramente".

Ne approfitto per salutare tutto il thread (manco da tantissimo in write_mode, ma sono sempre vigile in read_mode).

[tuttodigitale]

Originariamente inviato da bjt2

Visto solo ora il thread...
IPC architettura INTEL vs AMD ZEN, sia in ST, che MT.

Partiamo dal ST.

INTEL ha dei core infarciti di unità molto potenti, che quando utilizzate a pieno regime, scaldano e richiedono un downclock, ma hanno il collo di bottiglia delle porte, che sono limitate. E meno male, altrimenti fonderebbe...

Clock vs clock ZEN può fare 4ALU+2AGU+4FPU, mentre INTEL 4 tra ALU e FPU+2AGU, per limiti di porte.

Nel ST ciò non penalizza parecchio perchè comunque il parallelismo estraibile da un singolo thread non va oltre una IPC di 2-3 di massimo, ecco perchè INTEL ha 4 porte condivise. Se consideriamo codice AVX a 256 bit, su ZEN è splittato a 128 bit e quindi ha senso per AMD avere più porte, per non perdere troppo contro INTEL, visto che l'"IPC reale" diventerebbe 4-5.

Ma INTEL ha 2 vantaggi ENORMI e uno piccolo: cache "L0" delle microistruzioni e gerarchia cache INCLUSIVA, più veloce e parca di consumi (spiego dopo) e quello piccolo è il miglior branch prediction.

La cache L0 di INTEL è stata fatta per compensare le mancanze rispetto alla struttura AMD.

Primo vantaggio di AMD: le unità RISC interne sono più complesse ed hanno più porte e ci sono molte più istruzioni di INTEL che sono traducibili in una sola microop. Ad esempio per INTEL basta che si usino 4 operandi ed è richiesto il microcodice (ecco perchè hanno FMA3 e non FMA4).

Secondo vantaggio AMD: prima di usare il microcodice, AMD può generare anche 2 microop (le cosiddette fastpath double) con i decoder semplici. Invece INTEL appena serve una istruzione più complessa deve usare la microcode ROM.

Terzo vantaggio AMD: INTEL può decodificare in burst di 4-1-1-1. Fuori da questo schema le cose si rallentano molto. Invece AMD può decodificare con 1-1-1-1, 2-2, 2-1-1, 1-1-2, 4.

Quarto vantaggio AMD: AMD fa il prefetch del codice a 32 bytes per ciclo di clock. INTEL fino a poco tempo fa era fermo a 16. Non sono sicuro, ma forse con broadwell o skylake questo problema è stato risolto.

Da qui la necessità prima del loop buffer (per piccoli loop) e poi addirittura di una cache L0 per le uop tradotte.

Ebbene, dalle informazioni leaked sembrerebbe che ZEN abbia una cache L0 da 4KB. Che probabilmente manterrà le uop tradotte e consentirà di spegnere spesso le voraci unità di fetch e decodifica, portando a risparmio energetico e aumento di prestazioni.

MULTI THREADING
Con HT INTEL guadagna da 0% a circa 60%, con una media del 30% per colpa delle scarse porte. Qualunque codice FP intensive ha ANCHE istruzioni intere e memoria. Non si può estrapolare questa media a ZEN perchè ha molte più porte. Il guadagno SMT potrà andare da 0 (in casi patologici che credo neanche esistono) a 100% (codice a basso IPC con molti calcoli e poco accesso alla RAM) e la media si attesterà molto sopra del 30%. Più verso il 50-60% IMHO.



GERARCHIA DI CACHE:

la cache esclusiva utilizzata da AMD fino ad ora aveva l'unico vantaggio che le capacità si sommavano. Poteva andare bene quando le cache erano piccole. Ma ora con cache enormi gli svantaggi che andrò ad elencare, ampiamente superano il vantaggio di avere una cache effettiva maggiore.

1) Maggiore latenza: con la cache inclusiva bisogna cercare solo nella LLC (in genere la L3). So dove sono i dati e non devo ravanare anche nelle L1 e L2 di tutti gli altri core. Utile sopratutto nei server dove gli altri core sono lontani.
2) Maggiore consumo: con la esclusiva se un core va in risparmio energetico devo tenere accesa la L1 e la L2 per rispondere alle richieste degli altri core. Se voglio spegnere le L1 e le L2 le devo prima svuotare, scrivendo i dati modificati, con conseguente consumo di energia. Con una cache inclusiva spengo tutto e basta.
3) minori spostamenti: con una cache esclusiva, i dati condivisi vengono continuamente spostati tra i core. Con una cache inclusiva ognuno ha le sue copie che tiene aggiornate alle modifiche degli altri core spiando la LLC senza necessariamente dover segnalare agli altri core nulla.

Quindi il passaggio a questa gerarchia di cache farà fare un balzo alle prestazioni.

Branch prediction:
INTEL è sempre stata avanti ad AMD se non altro per il budget maggiore che gli consente di fare molta ricerca.
AMD incidentalmente, con lo scopo di una migliore efficienza, ha prodotto un nuovo tipo di branch predictor in jaguar o puma (non ricordo quale), che mi pare sia stato usato in excavator (da cui il balzo di IPC) e comunque non vi è motivo di ritenere che non sarà usato in ZEN.

Quindi sono molto fiducioso che ZEN avrà un buon IPC e una migliore efficienza energetica grazie alla cache L0, la cache inclusiva e il nuovo branch prediction.

Originariamente inviato da bjt2

Anche io ho scoperto pochi giorni fa che c'è una cache L0... E li nomina il 6 wide (probabilmente 4ALU+2AGU)... Ora me lo leggo meglio perchè avevo solo letto il riassunto su semiaccurate...

http://vrworld.com/2016/02/12/cern-c...pecifications/

Un estratto:

ZEN High End ‘Exascale’ CPU, 1-4 Socket (1P-4P) – Specs As Per CERN

Multi-Chip Module (2×16-core)
32 ZEN x86 Core, 6-wide
128 KB L0 Cache (4KB per core)
2 MB L1 D-Cache (64KB per core)
2 MB L1 I-Cache (64 KB per core)
16 MB L2 Cache (512 KB per core)
64 MB L3 Cache (8MB cluster per quad unit)
576-bit Memory Controller (two times 4×72-bit, 64-bit + 8-bit ECC)
204.8 GB/s via DDR4-3200 (ECC Off, 102.4 GB/s per die)
170.6 GB/s via DDR4-2666 (ECC On, 85.3 GB/s per die)
ZEN High End Exascale APU, 1-2 Socket (1P-2P) – Rumored Specs From Fast Forward

16 ZEN x86 Core, 6-wide
64 KB L0 Cache (4KB per core)
1 MB L1 D-Cache (64KB per core)
1 MB L1 I-Cache (64 KB per core)
8 MB L2 Cache (512 KB per core)
No L3 Cache
288-bit CPU Memory Controller (4×72-bit, 64-bit + 8-bit ECC)
102.4 GB/s via DDR4-3200 (ECC Off)
85.3 GB/s via DDR4-2666 (ECC On)
102.4 GB/s between CPU and GPU via GMI
~2000-core Polaris GPU
2048-bit GPU Memory Controller
8 GB HBM2 SGRAM Memory (2 chips at 4GB)
512 GB/s GPU Bandwidth

Originariamente inviato da bjt2

Due cose.

La prima è una considerazione sulla cache L0. Dalle slide del tizio del CERN, sembrerebbe che Zen abbia una cache L0 di 4KB. Quella dei processori INTEL è 1,5KB. Quindi anche se Zen fosse SMT4, ci sarebbe comunque più cache per thread dei processori INTEL. Se poi è un SMT2 classico, hai voglia!


Seconda cosa: un tweet di dresdenboy rimanda a un post su un forum, che riporto qui. Buone notizie.

Tapeout di uno Zen 8 core step A0 95W (unthethered non so cosa significhi) su processo Samsung 14nm finfet, che sembra migliore di quello INTEL. IPC simile a broadwell un po' sotto a skylake (ma siamo allo step A0, ricordiamolo). Chipset comaptibili per MB AM4 in arrivo a marzo. Tenteranno di uscire con Zen a ottobre.

Originariamente inviato da bjt2

http://dresdenboy.blogspot.it/2016/0....html?spref=tw
Dunque:
1) Conferma che la cache L0 è per le uops.
2) Checkpointing, ossia recupero più veloce in caso di predizione salto errata
3) Ricompaiono gli FMAC (per qualche ragione si era speculato che lo FMAC era fatto con addizione e moltiplicazione unite tra loro e quindi occupavano due pipeline) e si specifica meglio la FPU: più potente di quello che si pensava
4) I thread dovrebbero essere 2, ma la buona notizia è che se la cache L0 è veramente 4KB, c'è più del doppio di cache rispetto ad INTEL... Considerando anche che le MOPS AMD sono più espressive e ce ne vogliono di meno rispetto a INTEL...
5) Dall'analisi dei dati Dresdenboy dice che praticamente un core Zen è due front end con un solo back end. Credo voglia intendere che le risorse per i due thread siano di più rispetto ad INTEL e che quindi ci si deve attendere un alto guadagno dal secondo thread...
6) Compare il GMI link, utile per la comunicazione tra die (compreso probabilmente una eventuale GPU su die separato in una APU server)
7) Ci sono delle righe "reserved": Dresdenboy suppone che siano funzionalità gustose, tenute nascoste perchè la mailing list è pubblica. Dice così perchè sono in mezzo e non in coda e quindi non sono vere funzionalità riservate per il futuro, ma semplici funzionalità implementate, ma tenute nascoste... Per ora...
8) Non ho capito cosa sia il FUSE subsystem, ma il nome è gustoso...
9) Stack cache: cache separata per i dati stack: più per questioni di risparmio energetico che per le maggiori prestazioni
10) Modulo di gestione della paginazione a 4 vie: probabilmente 1 dati e 1 istruzioni per ognuno dei thread, ma il patent menzionato parla anche di riordinamento delle operazioni di memoria. Probabilmente questo le rende più efficienti...
11) La FPU è 128 bit. Ciò si deduce dal fatto che le istruzioni AVX 256 bit sono double (2 MOPS) e le altre single.
12) La FPU può fare per ogni ciclo 2FADD+2FMUL o 2FADD+2FMAC. Se sono stati inteligenti le 2FMAC possono fare anche FADD e quindi si hanno fino a 4 addizioni a 128 bit per ciclo o 2 a 256 per ciclo. Non male.
13) Si consiglia di disabilitare il prefetcher software: o quello hardware è molto buono, oppure c'è interferenza ed è meglio disabilitare quello software
14) Cache L1 con latenza 4 e 2 letture e una scrittura (a 128 bit?) per ciclo
15) In futuro riparlerà più in dettaglio della FPU...

Originariamente inviato da bjt2

Considerando la cache L0 enorme rispetto ad INTEL, il checkpointing, le porte (ben 10), il potenziale per superare di gran lunga INTEL c'è...

Latenze di ZEN

Originariamente inviato da bjt2

Da Twitter...
Quote:
Matthias Waldhauer ‏@Dresdenboy
New GCC Patch [X86_64] : Fix multiplication cost for -march=znver1. - Patchwork - this means faster int muls http://j.mp/1TgWWx2 #AMDZen

Le moltiplicazioni intere passano da 4 a 6 cicli di BD (da cui avevano copiato le linee) a 3 e 4 cicli...

Originariamente inviato da bjt2

Il decoding può essere fatto in vari modi e AMD ha una tecnica innovativa (e penso brevettata, visto che INTEL non la usava) di memorizzare il predecoding in bit aggiuntivi della L1 istruzioni, come limiti di istruzione e informazioni di branch predicition, velocizzando il decoding e la previsione per le istruzioni già in cache e accorciando le pipeline. Per il resto le operazioni da fare in serie sono abbastanza definite... Resta solo da definire dove spezzare per formare gli stadi...

Originariamente inviato da bjt2

Questo il nuovo post di dresdenboy su twitter:

Quote:
New #AMDZen patch: minor latency changes for znver1.md http://j.mp/1PefXsc L/S in FX cluster and not too low clocks? 4GHz 8C DT?

Sono andato a leggere la patch. Tutte le latenze dei load FP aumentati. Quello che lui ipotizza, e che è ragionevole, è che il FO4 sia stato abbassato rispetto a XV, e quindi clock più alto, lui ipotizza 8 core a 4GHz DT (dual thread, suppongo)...



Com'è possibile abbassare il FO4, causando l'aumento di alcune latenze, ma abbassare le latenze delle moltiplicazioni? La soluzione è aumentare il numeri di bit calcolati più di quanto si sia diminuito il FO4 per più che compensare... Hanno fatto un grande lavoro sui moltiplicatori. Probabilmente sugli addizionatori c'era già ampio margine per abbassare il FO4 senza dover spezzare l'addizione... E sulle moltiplicazioni hanno usato addizionatori a più porte per diminuire gli stadi, e quindi il FO4 e allo stesso tempo aumentare i bit calcolati per ciclo. Questo richiede circuiti più complessi e quindi più area...

Come hanno fatto? Supponiamo che con un disegno ad alto FO4, si riesca a calcolare 12 bit per ciclo della moltiplicazione, con il circuito non ciclico più semplice del mondo, ossia 12 addizionatori a 2 porte in cascata. Il FO4 sarà 12 volte quello di un addizionatore a 2 porte.
Se uso addizionatori a 3 porte, posso fare 24 bit per ciclo con 12 stadi o 16 bit per ciclo con 8 stadi (una porta per il risultato precedente più 2 per 2 bit alla volta, più il carry). Quindi il FO4 è 8 volte quello di un addizionatore a 3 porte che non è molto superiore a quello di uno a 2 porte.
Quindi con un po' di hardware in più (l'addizionatore a 3 porte è comunque più complicato di quello a 2) ho ridotto il FO4 e aumentato il numero di bit calcolati per ciclo...
Ma perchè fermarsi a 3 porte?

Ecco come è possibile diminuire il FO4 e aumentare contemporaneamente la potenza del moltiplicatore, a scapito di un aumento di area e numero di transistors consumati.

Ipotesi SOCKET AM4

Originariamente inviato da bjt2

1) I pin sono più sottili, quindi per la stessa corrente servono più pin.
2) TDP max aumentato, quindi servono più pin per l'alimentazione.
3) Vcore abbassato notevolmente, quindi per dissipare lo stesso TDP serve più corrente (ma quindi maggiore frequenza massima)
4) Linea/linee di alimentazione aggiuntiva/e con tensione separate e indipendenti da quelle già presenti, ad esempio per eventuale memoria HBM on chip, oppure per alimentazione di south bridge integrato (nel caso di SoC)
5) Linee pciexpress, DP, usb, sata, ecc. aggiuntive
6) Pin per le funzionalità aggiuntive del SB, come gigabit ethernet, wifi, magari addirittura audio...

Processo Produttivo

Originariamente inviato da bjt2

Ok, 3 cose buone e una cattiva:
Buone:
1) Guadagno (transconduttanza differenziale) maggiore: non ne ero sicuro.
2) Bassa off state current: minore leakage
3) Bassa resistenza parassita: migliore come spiegato sopra (rumore minore e velocità superiore)
Cattive:
4) However, the overlap capacitance is increased.
Io intendevo le capacità parassite, ma questa potrebbe essere comunque deleteria, ma può essere bilanciato dal basso leakage.

In sostanza:
1) guadagno maggiore significa minore tensione necessaria a parità di frequenza
2) minore leakage: minore potenza dissipata
3) minore resistenza parassita => minore rumore => minore margine richiesto ai segnali => maggiore frequenza possibile a parità di altre condizioni (ad esempio Vcore)
4) Questa capacità non so che effetti abbia, ma nel peggiore dei casi serve più corrente (e quindi tensione) a parità di frequenza, probabilmente più che bilanciato dai precedenti 3 punti


Resta solo da vedere il Vt...

La 1 e la 2 se sono veramente LARGE come dicono sono un BEL vantaggio! Il primo alle alte frequenze e il secondo per le basse potenze (mobile)...

Originariamente inviato da bjt2

http://forums.anandtech.com/showpost...&postcount=935

Non so da dove prende le informazioni sto tizio, ma dice faville sul processo 14nm FF...
1) 14FF INTEL richiede 950mV a 2.8GHz. 14FF GF è più efficiente nel range basso e richiede 800mV per una CPU a 2.4GHz non ottimizzata per le alte frequenze (forse hanno testato il 14nmFF con una CPU ARM?): nel range dei 2.4GHz il processo GF è più efficiente del 20% del processo INTEL.
2) il 14FF LVT ha comunque 6 volte meno leakage del processo 28nm HP e 3.5 volte meno al 28nm SPP. Il 14nmFF sLVT ha più leakage del 14nm LVT, ma comunque meno del 28nm HP, quindi deduco che sia probabile che Zen sia fatto con i transistors sLVT
3) I numeri che ha dato GF (quali?) sul progresso rispetto ai 28nm sono relativi ai transistors LVT... Quindi gli sLVT fanno ancora meglio (ho letto da qualche altra parte +10% di frequenza a parità di Vcore tra LVT e sLVT, nulla sulla potenza)

Originariamente inviato da bjt2

http://forums.anandtech.com/showpost...&postcount=940

Alle rimostranze di un utente, che non crede che i dati di 28nm vs 14nm siano su una CPU completa, risponde che sono 2 core ARM A57, che hanno una pipeline più corta, e quindi un FO4 più elevato, di Zen e da dei numeri:

Processo, Frequenza MAX...., Potenza dinamica, Leakage, Totale
28 SLP..., [email protected]..., [email protected]....., 70mW..., 228mW
28 HPP..., [email protected]., [email protected].., 119mW., 329mW
14 LPP...., [email protected].., [email protected]...., 18.6mW, 328.6mW

Da notare il leakage bassissimo, la frequenza doppia a parità di potenza, ma a noi interessa il rapporto potenza dinamica/frequenza: migliora del 40% (129mW/GHz contro 179mW/GHz)...

Due core ARM a 2.4GHz consumano 330mW (!!!)... Hai voglia a fare i K12...
Anche ammesso che il FO4 sia lo stesso di Zen e che i due core ARM siano mezzo core Zen, avremmo [email protected] per core... Ossia un 32 core consumerebbe meno di 25W... Quindi in 140W credo che il 32 core possa arrivare almeno a 3GHz... E l'8 core tranquillamente a 4GHz...

Le tensioni sono diverse, perchè quella più bassa è la tensione minima necessaria per far funzionare le CPU a quelle frequenze, mentre quella più alta che si usa per calcolare la potenza è quella con il margine... Quindi c'è anche margine di overclock o undevolt!

Originariamente inviato da bjt2

http://research.cs.wisc.edu/multifac...tack_cache.pdf

Per chi se la sente, due possibili implementazioni di una stack cache.
In sintesi:
La prima, restringendo l'allocazione dei dati stack a solo una parte della cache, per ridurre il consumo.
La seconda, con una stack cache separata, che consente di non usare i TLB, perchè ci si accede direttamente con gli indirizzi virtuali e usare una diversa politica di gestione delle scritture, che possono aumentare eventualmente le prestazioni, ma sopratutto per ridurre i consumi...

Originariamente inviato da bjt2

https://twitter.com/momomo_us/status/727849367806222336

L'ES del Broadwell 10 core (core e processo già parzialmente collaudati) è 2.2GHz...
L'ES di Zen 8 core (nuovo processo e nuova architettura) è 3 GHz...

Non aggiungo altro...

[bjt2]

Bel riassunto!
Mi sono dimenticato cosa volevo scrivere...

Comunque il riassunto mi ha fatto venire in mente che una latenza cache di 4 cicli può voler dire basso FO4, perchè altrimenti sarebbero stati 3 cicli...

[tuttodigitale]

Originariamente inviato da george_p

@tottodigitale:
Sinceramente ricordo che ipc BD è -30% rispetto a K10 se XV ne guadagna 12 rispetto a kaveri che ne ha solo 3% in più su PD e quest'ultimo ne ha 7 su BD... siamo quasi vicini, ma poi dopo 5 anni buoni.

stai confondendo l'ipc del ST con il throughput di un dual core vs modulo.

a 3 GHz cinebench
k10 0,9
PD 0,79

differenza ipc PD->K10 15%, ovvero la distanza che lo separa da XV...

Originariamente inviato da george_p

Ho chiaramente scritto che BD ha perso con la concorrenza per il suo scarsissimo ipc a parità di frequenza, hanno optato per il cmt che da un guadagno elevato in MT a fronte di un basso ipc che lo ha penalizzato sia in ST e sia nell'MT stesso alla fine perché il silicio faceva schifo.

a PD bastava solo il 15% di frequenza a parità di silicio per fare meglio nel ST rispetto a K10...e sulla carta l'architettura gli avrebbe permesso un +30%, margine termico permettendo. Le apu basate su Piledriver migliorano proprio le prestazioni nel ST...

Le frequenze turbo dal passaggio a Nehalem a SB, sono passate da 3.46 a 3,9GHz....+13% (e tdp ridotto a 95W)
da thuban a BD, sono passate da 3,8 a 4,2GHz, +11%: il vantaggio dell'architettura è stato divorato dal processo

CMT e basso ipc non sono collegati...e neppure SMT = alto ipc (le architetture power e netburst ad esempio)...

Originariamente inviato da paolo.oliva2

"Champlain" (45 nm)

X4
Model Number Freq. L2 Cache HT Multi 1 TDP Socket Release Date Part Number(s)
Phenom II P960 1.8 GHz 4x 512 KB 1.8 GHz 9x 25W S1G4 October 19, 2010 HMP960SGR42GM
Phenom II N970 2.2 GHz 4x 512 KB 1.8 GHz 11x 35 W S1G4 January 4, 2011 HMN970DCR42GM
Phenom II X940 BE 2.4 GHz 4x 512 KB 1.8 GHz 12x 45 W S1G4 January 4, 2011 HMX940HIR42GM

X2
Model Number Freq. L2 Cache HT Multi 1 TDP Socket Release Date Part Number(s)
Phenom II P650 2.6 GHz 2x 1 MB 1.8 GHz 13x 25 W S1G4 October 19, 2010 HMP650SGR23GM
Phenom II N660 3.0 GHz 2x 1 MB 1.8 GHz 15x 35 W S1G4 January 4, 2011 HMN660DCR23GM
Phenom II X640 BE 3.2 GHz 2x 1 MB 1.8 GHz 16x 45W S1G4 May 10, 2011 HMX640HIR23GM

Llano (K10 sul 32nm SOI)
A4 3320M 2,0/2,6GHz nei 35W
A4 3330MX 2,3/2,6GHz nei 45W
A8 3550MX 2,0/2,7GHz nei 45W

BD Trinity X4
A8-5545M 1.7 GHz 2.7 GHz HD 8510G 450 MHz 554 MHz 19 W DDR3-1333
A10-5745M 2.1 GHz 2.9 GHz HD 8610G 533 MHz 626 MHz 25 W DDR3-1333
A10-5757M 2 (4) 2.5 GHz 3.5 GHz 2 × 2 MB HD 8650G 384:24:8 533 MHz 720 MHz 35 W DDR3-1600 FP2(BGA)

ricordo che gli a4 llano sono dei dual core

[george_p]

Originariamente inviato da tuttodigitale

stai confondendo l'ipc del ST con il troughput di un dual core vs modulo.

a 3 GHz cinebench
k10 0,9
PD 0,79

differenza ipc PD->K10 15%, ovvero la distanza che lo separa da XV...

Chiedo venia, ho ricontrollato i rendering in ST, mi ricordavo una distanza maggiore ma evidentemente ho proprio confuso col MT.
Però tu mi porti sempre il PD che non è l'8150. Il mio discorso parte sempre dal primo BD ovviamente. Quindi togliamo un ulteriore 7% che è l'ipc che separa PD da BD.

Come si comporta il turbo nel ST?
E' una cosa che non ho mai capito, all'epoca dei phenom le cpu intel risultavano più avanti per il turbo.
E l'SMT non ho ben capito se entra in gioco anche nel ST.

Allora, rapportandolo al MT io ricordo sempre il punteggio di 6 in cinebench dell'epoca (versione 11,5) ottenuto sia con l'8150 (a 3.6 GHz) sia col phenom X6 (a 3.3 GHz).

La differenza dei cores è del 33% a favore di BD e in aggiunta questo nel multicore perde un 20% rispetto al 10% che hanno sempre avuto gli athlon.

P.s.: cosa intendi per troughput?

[tuttodigitale]

Originariamente inviato da george_p

Chiedo venia, ho ricontrollato i rendering in ST, mi ricordavo una distanza maggiore ma evidentemente ho proprio confuso col MT.
Però tu mi porti sempre il PD che non è l'8150. Il mio discorso parte sempre dal primo BD ovviamente. Quindi togliamo un ulteriore 7% che è l'ipc che separa PD da BD.

fx 8150 1,02
ma la frequenza turbo sembra essere ancorata a 3,9GHz

quindi la prestazione a 3GHz in ST sembra essere identica..
miglioramenti più consistenti in MT (5%)

Originariamente inviato da george_p

Allora, rapportandolo al MT io ricordo sempre il punteggio di 6 in cinebench dell'epoca (versione 11,5) ottenuto sia con l'8150 (a 3.6 GHz) sia col phenom X6 (a 3.3 GHz).

se conti il deficit di ipc (15%), e lo scaling del CMT, che in bulldozer è peggiore di piledriver, non ci vuole molto a recuperare il 33% dei core in più e il 9% di clock...33%+9%-15%=26%....
BD a parer mio è buono proprio per aumentare le prestazioni nel ST... infatti non è che trinity sia sto gran fenomeno paragonato a llano nel MT. (ma non è certo un demerito, gli opteron k10 erano molto buoni).

Originariamente inviato da george_p

E l'SMT non ho ben capito se entra in gioco anche nel ST.

No.

[paolo.oliva2]

http://www.hwupgrade.it/news/cpu/amd...tel_62977.html

Da questo articolo, non è che trapelano cose nuove, ma c'è una frase che mi fa riflettere, sempre se è stata scritta in modo non semplicistico.

"Zen è un progetto del tutto nuovo; realizzato con processo produttivo 14 nm FinFET, la nuova architettura sarà alla base inizialmente dei processori desktop AM4 Summit Ridge, cui seguiranno le APU e gli Opteron per il mondo server".

Come mai 1° Zen esclusivamente desktop?

Io ipotizzo che AMD abbia agito in modo da escludere problemi stile BD/32nm SOI, cioè frequenze più basse delle aspettative, ed associando l'obiettivo di rendere Zen potente quanto Intel a frequenze def (presumo =>3GHz confrontato con gli i7 =>X8) e magari anche poter arrivare a frequenze turbo =>4,3GHz nel caso di confronti sul 6700K.
Su questa base direi che AMD abbia impostato Zen per la massima frequenza raggiungibile, utilizzando transistor veloci a scapito di un TDP inferiore, non implementare HDL e quant'altro di simile.

Raggiungere con l'ES 3GHz, io credo che sia stato positivissimo per AMD, a tal punto da iniziare l'implementazione di tutto quanto possibile per diminuire il TDP perchè comunque le frequenze erano soddisfacenti.

I requisiti server e mobile (in cui possiamo pure includere gli APU), cercano il TDP più basso a scapito delle prestazioni, il mobile per aumentare l'autonomia, l'Opteron perchè comunque ottenendo l'efficienza maggiore TDP/frequenza a core, la potenza la ottiene aumentando il numero dei core.

Come dire... Zen 1° versione ottica maggior clock, 2° versione HDL e quant'altro.

[capitan_crasy]

Originariamente inviato da shellx

Beh, questo approccio (ormai fin troppo prevedibile negli ultimi anni, del resto amd è pioniera nella full_integration) renderà felici gli amanti delle mobo minuscole e infelici gli amanti delle mobo carine da vedere.
Anche se sono superconvinto che nessuna di queste due tipologie di utenza resterà insoddisfatta veramente, in quanto credo profondamente che i produttori di mobo si inventeranno qualche controller/chip di gestione "X_funzione" (vrm o altro) da mettere sulla mobo (magari solo nelle top di gamma) per poterci mettere a sua volta un dissipatore carino da vedere, fare le solite mobo cazzute (per farle costare di più con features iper-forzate) e continuare ergo a fare le ATX. Ma mi sembra più che giusto che sia cosi, anche i player di mobo devono poter campare, altrimenti davvero finirà che restaranno due player (se tutto va bene). Siccome cosi non sarà, perchè come ci insegna la storia dell'informatica: "In informatica tutto si rivoluziona, tutti gli approcci tecnici subiscono cambiamenti strutturali a architetturali, ma nessun approccio logico-filosofico informatico cambia mai veramente".

Ne approfitto per salutare tutto il thread (manco da tantissimo in write_mode, ma sono sempre vigile in read_mode).

Ciao shellx, manchi solo tu!

[el-mejo]

Originariamente inviato da bjt2

Ho scoperto l'altro ieri che INTEL in Nehalem (e presumibilmente anche per i processori successivi) ha sostituito tutta la logica dinamica residua, con logica completamente statica.
Ricapitolo brevemente le differenze:
La logica statica usa il doppio dei transistors, compresi i più lenti p-MOS, perciò occupa più area, è più lenta, ma consuma di meno, invece la logica dinamica occupa poco più della metà dell'area (sostituisce i p-MOS con resistenze), usa la metà dei transistor, è più veloce, ma consuma di più e non può essere spenta senza perdere i dati: richiede un clock minimo. I Phenom erano sicuramente a logica dinamica, perchè se ricordate c'era una frequenza minima di 800/1000MHz a seconda del modello.
A giudicare dalla dimensione del core Zen stimata, potrebbe darsi che ancora si usi la logica dinamica in AMD... Se qualcuno trova info, per favore le posti...
Io penso che Jaguar e i core low power, oltre ad avere transistors RVT e HVT possano essere implementati in logica statica, così da ridurre la potenza dissipata... Non escludo neanche gli Excavator mobile... Per questo con i BR, forse, si ottiene un tale salto di clock: Da RVT a LVT e da logica statica a dinamica... Ma ripeto: non ho trovato info... So solo che i Phenom erano a logica dinamica e i Nehalem a logica statica... Se qualcuno si può spulciare i vecchi paper di Hotchips, magari quelli di Jaguar o Bulldozer, forse è accennato se sono a logica statica o dinamica... Mi interesserebbe saperlo...

Empiricamente direi che BD e derivati utilizzano la logica dinamica: sia il mio fx 8350 che un raro FX-8800P trovato su un notebook Hp un paio di settimane fa (aveva addirittura le memorie in dual channel, seppure solo a 1600mhz ) hanno come frequenza minima i 1400mhz.

Spulciando google immagini do trovato gli screen di cpu-z di diverse apu, queste sono le frequenze minime:

a10 8700p-> 1300mhz

a10 7850k -> 1700mhz

a10 7800 -> 1400mhz

a8 6600k -> 950mhz

a10 6800k -> 1000mhz

Il minimo si ha avuto con Piledriver mobile

[paolo.oliva2]

AMD avrebbe dato la conferma ufficiale (Lisa Su) che entro le 2 prox settimane tutti i produttori avrebbero gli ES di Zen. Ma qualcuno per la rete ha aggiunto ES pre-produzione.

La differenza tra un ES ed un ES pre-produzione sta nel fatto che l'ES rimane un die a sè con uno stadio di messa a punto indecifrato... magari con parti disattivate, addirittura se richiedesse uno step ulteriore, ci vorrebbero altri 6 mesi, mentre l'ES pre-produzione è nella fase ultimale con tutte le sue parti attive e funzionanti, praticamente ha più una funzione di affinamento del processo con un die che non necessita più di interventi se non di aggiustamenti marginali, quindi la partenza della produzione volumi potrebbe richiedere 1 giorno come 1 mese, ma comunque imminente.

La notizia degli ES è accompagnata anche da una voce, attendibile o meno non lo so, che AMD aspetterebbe a dare il via alle AM4 perchè vorrebbe avere la certezza che qualsiasi mobo AM4 possa montare BR e successivamente Zen.
Se fosse vera, di BR so che 65W c'è, non so se arriva pure a 95W, ma confermerebbe Zen 95W, perchè troverei illogico obbligare i produttori di mobo a supportare 140W quando magari uno ci monterebbe un BR 65W...

[The_SaN]

Potremmo avere:

- BR 65W
- Zex x6 95W (o qualcosa meno)
- Zen x8 bloccato 95W
- Zex FX 125W

Quindi mobo speciali per processori speciali.