[Thread Ufficiale] Aspettando ZEN

[bjt2]

Originariamente inviato da Free Gordon

E' ora che AMD di svegli ad immettere sul mercato un framework tipo CUDA per sfruttare appieno le capacità delle APU presenti e future...e delle gpu di prossima gen che presumo saranno in grado di accedere alla memoria di sistema autonomamente..

Ma a basso livello CUDA è fatto esattamente come OpenCL... Solo che NVidia ha creato un programmino magico, ncc, Nvidia C Compiler che traduce ed espande delle direttive C e il codice shader direttamente dal C...

[bjt2]

Originariamente inviato da tuttodigitale

Scuse accettate


In Haswell/skylake ci sono 4 alu+ 3 AGU, una delle quali è specializzata nello store. Questo potrebbe essere un vantaggio per Intel.


Con skylake, Intel ha modificato il front-end, che ora è in grado di sparare fino a 6micro/ops, I decoder sono: 1 di tipo Complex e 4 Simple.

Devo riempirti di domande. Uomo avvisato

Quindi non è più 4-1-1-1 ma 4-1-1-1-1 + una bonus data dalla uop fusion (CMP+Jxx)...

[tuttodigitale]

Originariamente inviato da bjt2

Quindi non è più 4-1-1-1 ma 4-1-1-1-1 + una bonus data dalla uop fusion (CMP+Jxx)...

Esattamente

[bjt2]

Originariamente inviato da Mister D

Concordo con te che si potrebbe fare fin da subito (se fosse 6 vie) ma penso che si siano tenuti questa possibilità per Zen+. Da keller c'è da aspettarselo. Invece potrebbe essere che già su k12 (architettura arm by amd) siano già a SMT4 o anche 8

Ma anche con 4 vie eh! Penso che i decoder AMD accoppiati al codice x86 siano più espressivi del PowerPC... Ricordiamoci poi che c'è una cache L0 da 4KB... Non è detto che tutti e 4 i thread necessitino dei decoder a ogni ciclo... Anche se fosse, fai un roudrobin o se sei un pazzo li fai dual o quad pumped... In ogni caso con la cache L0 si spera che in ogni momento in media 1, max 2 thread richiedano i decoders...

[marchigiano]

bentornato bjt2

ma i power-qualcosa non sono stati sempre meno efficienti degli xeon? ricordo una discussione simile ai tempi di bulldozer... che deja vu

[tuttodigitale]

Originariamente inviato da Mister D

Ciao,
il 1,29 deriva da un calcolo di tuttodigitale e l'ho preso per buono.

in un post successivo (non ditemi quale) avevo detto anche che avevo sbagliato (e di conseguenza corretti i grafici). A proposito in questi giorni grazie a "marchigiano" abbiamo valori piuttosto attendibili sulle prestazioni MT e ST di SR soprattutto nei confronti di PD, e per estensione permette di ridurre i margini di errore (vi ricordo che le prestazioni sono riferite a CB11.5). Il grafico nel MT è stato corretto un paio di giorni fa, Quello ST è leggermente ottimistico (2-3% la differenza).

Non mi prendo nessuna responsabilità dei tuoi valori
vi rimando ai grafici

[bjt2]

Originariamente inviato da gridracedriver

ma la L0 come mai non viene mai indicata? è già presente in skylake giusto?
onestamente è la prima volta che ne senso parlare

Anche io ho scoperto pochi giorni fa che c'è una cache L0... E li nomina il 6 wide (probabilmente 4ALU+2AGU)... Ora me lo leggo meglio perchè avevo solo letto il riassunto su semiaccurate...

http://vrworld.com/2016/02/12/cern-c...pecifications/

Un estratto:

ZEN High End ‘Exascale’ CPU, 1-4 Socket (1P-4P) – Specs As Per CERN

Multi-Chip Module (2×16-core)
32 ZEN x86 Core, 6-wide
128 KB L0 Cache (4KB per core)
2 MB L1 D-Cache (64KB per core)
2 MB L1 I-Cache (64 KB per core)
16 MB L2 Cache (512 KB per core)
64 MB L3 Cache (8MB cluster per quad unit)
576-bit Memory Controller (two times 4×72-bit, 64-bit + 8-bit ECC)
204.8 GB/s via DDR4-3200 (ECC Off, 102.4 GB/s per die)
170.6 GB/s via DDR4-2666 (ECC On, 85.3 GB/s per die)
ZEN High End Exascale APU, 1-2 Socket (1P-2P) – Rumored Specs From Fast Forward

16 ZEN x86 Core, 6-wide
64 KB L0 Cache (4KB per core)
1 MB L1 D-Cache (64KB per core)
1 MB L1 I-Cache (64 KB per core)
8 MB L2 Cache (512 KB per core)
No L3 Cache
288-bit CPU Memory Controller (4×72-bit, 64-bit + 8-bit ECC)
102.4 GB/s via DDR4-3200 (ECC Off)
85.3 GB/s via DDR4-2666 (ECC On)
102.4 GB/s between CPU and GPU via GMI
~2000-core Polaris GPU
2048-bit GPU Memory Controller
8 GB HBM2 SGRAM Memory (2 chips at 4GB)
512 GB/s GPU Bandwidth

[george_p]

Cosa intendente per 6 wide?

[bjt2]

Originariamente inviato da george_p

Cosa intendente per 6 wide?

Io credo che siano le 4 alu + le 2 agu... Ma non ne sono sicuro... Il processore dell'iPhone 6s è 6 wide issue ed ha 4 alu, 2 agu e 3 fpu.

Se 6 wide è 6 wide issue allora ha 6 decoder o un qualche accrocchio che consente di sparare fino a 6 MOP per ciclo... (ad esempio 3 double fast path decoder che possono sparare 6 mop o 3 mop per ciclo)... Se è 6 wide dispatch si riferisce alle 4alu+2agu... E' ambiguo...

[tuttodigitale]

Originariamente inviato da george_p

Cosa intendente per 6 wide?

io, ma mi pare di capire anche BJT2, ho inteso che indichi il numero delle unità integer (4ALU+2AGU) e non ai decoder. Poi tutto può essere.

[bjt2]

Mi confondo sempre tra issue e dispatch... Dispatch è quando escono dal decoder per andare in coda e issue e quando escono dalla coda per andare in esecuzione...

La confusione nasce dal fatto che per INTEL (e AMD) è così, ma per IBM è il contrario...

[george_p]

Vi confondete voi, figurarsi io... non lo farò mai più

[Mister D]

Originariamente inviato da tuttodigitale

in un post successivo (non ditemi quale) avevo detto anche che avevo sbagliato (e di conseguenza corretti i grafici). A proposito in questi giorni grazie a "marchigiano" abbiamo valori piuttosto attendibili sulle prestazioni MT e ST di SR soprattutto nei confronti di PD, e per estensione permette di ridurre i margini di errore (vi ricordo che le prestazioni sono riferite a CB11.5). Il grafico nel MT è stato corretto un paio di giorni fa, Quello ST è leggermente ottimistico (2-3% la differenza).

Non mi prendo nessuna responsabilità dei tuoi valori
vi rimando ai grafici

Ok perfetto
Quindi tra un core PD e uno XV alla fine avendo la preview del 845 cosa viene fuori? un 20%. Così aggiorno anche i miei calcoli e poi se vuoi utilizzarli nei grafici ben venga.
EDIT: ho visto il grafico ed il 15% (69/60). Vado a modificare il mio post.

[tuttodigitale]

Originariamente inviato da gridracedriver

ma la L0 come mai non viene mai indicata? è già presente in skylake giusto?
onestamente è la prima volta che ne senso parlare

la L0, è la cache uop, e Intel ce l'ha dai tempi di Sandy Bridge ed è quella che permette di saltare tutta la fase di decodifica.

[tuttodigitale]

Originariamente inviato da Mister D

Ok perfetto
Quindi tra un core PD e uno XV alla fine avendo la preview del 845 cosa viene fuori? un 20%. Così aggiorno anche i miei calcoli e poi se vuoi utilizzarli nei grafici ben venga.

I valori oscillano tra i 20% e il 23% nel MT(prendendo come riferimento i test di di marchigiano, che ha un a10-6800k a 4,4GHz FISSI, salta fuori un +23,5%, nei grafici ho approssimato a 23.)
Nel ST circa il 13%.

[Mister D]

-REV1 per osservazioni bjt2- ->#1
-REV2 per dati da marchigiano e preview 845- ->#2

Confronto tra PD, XV e ZEN core a parità di frequenza (no turbo).

Valori di riferimento cb r15 Fx8350 ST 100 (4,2 GHz turbo) e MT 640 (4 GHz)
ST a 4 GHz di PD: 95
MT modulo PD: 95+95*0,80 = 171
Aumento percentuale da PD a XV: *1,15 #2
Aumento percentuale dichiarato da amd tra xv e core zen: *1,4
Fattore correttivo scaling non lineare in cb r15: 640/(171*4)= 0,935->*0,94
Aumento percentuale medio del SMT: *1,5 #1

Caso 1 #1#2
Il più verosimile perché applico l'aumento dichirato da amd alle prestazioni in cb r15 di un core XV e poi ricavo il valore MT applicando l'aumento percentuale del SMT del 50% al core XV.
Prima di tutto ricavo da 95*1,15=109 il valore di un core XV, poi il modulo XV 171*1,15=197 e infine core zen 1th 109*1,4=153 e il core zen 2th 153*1,50=230.
Gli altri valori verranno ricavati moltiplicando per il numero di core (moduli per PD e XV) e per il fattore correttivo.

------ST (1th)---MT (2th)---MT (8th)---MT (16th)
PD------95---------171--------640--------1280*
XV------109--------197--------741*------1481*
Zen-----153--------230--------865-------1730

Ora un ipotetico Zen 8c/16 th a 3,2 GHz Turbo_max_1core 4 GHz avrebbe in ST 153 e MT 2th 230 ma in MT 16th avrebbe 1730*3,2/4= 1384 punti. Questo valore mi pare verosimile con un buon lavora di amd senza miracoli.

Caso 2 #2
Il più aggressivo perché applico l'aumento dichirato da amd alle prestazioni in cb r15 di un modulo XV senza applicare il SMT che è così già incluso (1,4=1,15 IPC * 1,2 SMT medio) e poi ricavo inversamente il valore ST andando a dividere la parte di SMT.
Prima di tutto ricavo da 95*1,15=109 il valore di un core xv, poi il modulo xv 171*1,15=197 e infine core zen 2th 197*1,4=276 e il core zen 1th 276/1,20=230. Gli altri valori verranno ricavati moltiplicando per il numero di core (moduli per PD e XV) e per il fattore correttivo.

------ST (1th)---MT (2th)---MT (8th)---MT (16th)
PD------95---------171--------640--------1280*
XV------109--------197--------741*------1481*
Zen-----230--------276-------1038-------2076

Ora un ipotetico Zen 8c/16 th a 3,2 GHz Turbo_max_1core 4 GHz avrebbe in ST 230 e MT 2th 276 ma in MT 16th avrebbe 2076*3,2/4= 1661 punti. Questo valore mi pare meno probabile perché amd (Keller) avrebbe dovuto fare un vero miracolo (ci possiamo sperare ma attenzione a rimaner delusi).

Nota: i valori con gli asterischi corrispondono a cpu mai nate (PD con 8 moduli e XV con 4/8 moduli)

@tuttodigitale: se vuoi rifare i grafici puoi utilizzare questi valori aggiornati

EDIT: Lo so è un metodo un po' rozzo ma almeno sembrano delle tabelle LOL

[Mister D]

Originariamente inviato da tuttodigitale

I valori oscillano tra i 20% e il 23% nel MT(prendendo come riferimento i test di di marchigiano, che ha un a10-6800k a 4,4GHz FISSI, salta fuori un +23,5%, nei grafici ho approssimato a 23.)
Nel ST circa il 13%.

Le ho visti dopo, solo che ora ti toccherà cambiare il caso 2 (mio caso 1) e caso 3 (mio caso 2) perché ho aggiornato usando la stima di bjt2 del smt e per i valori più precisi di incremento st tra PD e XV Lo so mi vorrai un sacco di male

[paolo.oliva2]

Ciao Bjt2 .

Ho letto i tuoi post (tecnici), ma compreso meglio le considerazioni, ovvio per le mie limitazioni.

Anche io sono della posizione che Zen non arriverà alla forza bruta di Intel, anche nella situazione favorevole di clock silicio.

Inoltre... mi sembra più che ovvio. Se Zen arrivasse alla potenza/core di Intel, non avrebbe senso arrivare fino ad un X32 (non ho capito se nativo) ma anche un X16 nativo. Se Zen X8 andasse tanto quanto un 5960X (ipotizzando 3,5GHz il clock def), si ridurrebbe la grandezza del die con tutto vantaggio del numero di die a wafer con ovvi guadagni superiori. La mossa di aumentare il numero di core mi sembra più una soluzione per ottenere più potenza MT.

Stesso discorso per l'SMT maggiore di 2TH a core. Fare un X32 e avere 4TH a core significherebbe 128TH... poi, credo, dovrebbe essere dimensionato a livello di cache differentemente. Cioè... anche se le cache sarebbero inclusive e più veloci, comunque dovrebbero avere pur sempre una certa quantità per ogni TH. Cioè, se Zem con SMT 2TH a core avesse X quantità di cache, con un SMT >2TH dovrebbe averne di più di cache.

[bjt2]

Originariamente inviato da paolo.oliva2

Ciao Bjt2 .

Ho letto i tuoi post (tecnici), ma compreso meglio le considerazioni, ovvio per le mie limitazioni.

Anche io sono della posizione che Zen non arriverà alla forza bruta di Intel, anche nella situazione favorevole di clock silicio.

Inoltre... mi sembra più che ovvio. Se Zen arrivasse alla potenza/core di Intel, non avrebbe senso arrivare fino ad un X32 (non ho capito se nativo) ma anche un X16 nativo. Se Zen X8 andasse tanto quanto un 5960X (ipotizzando 3,5GHz il clock def), si ridurrebbe la grandezza del die con tutto vantaggio del numero di die a wafer con ovvi guadagni superiori. La mossa di aumentare il numero di core mi sembra più una soluzione per ottenere più potenza MT.

Stesso discorso per l'SMT maggiore di 2TH a core. Fare un X32 e avere 4TH a core significherebbe 128TH... poi, credo, dovrebbe essere dimensionato a livello di cache differentemente. Cioè... anche se le cache sarebbero inclusive e più veloci, comunque dovrebbero avere pur sempre una certa quantità per ogni TH. Cioè, se Zem con SMT 2TH a core avesse X quantità di cache, con un SMT >2TH dovrebbe averne di più di cache.

Bulldozer aveva 16KB di cache L1 dati... Zen ne avrà 64... E alcuni dati sono in comune (pensa al sistema operativo)...

[Mister D]

Originariamente inviato da gridracedriver

non c'entra o forse si con Zen, ma dai risultati viene fuori che un XV 16c a 3.2ghz farebbe 1185p al cinebench r15 (1481p*3.2/4 ghz) ovvero il -13% di un 5960x che fa 1337p a 3ghz...

ok magari in AMD hanno pensato che non c'era tempo e risorse per farlo, ma 4, 6 e 8 moduli XV avrebbero fatto fare ad amd un bel balzo avanti almeno sul MT e sempre a 28nm...

ecco perché dico che c'entra con Zen: se già XV sarebbe competitivo a 28nm+HDL in MT thread to thread vs 22nm, non vedo perchè Zen a 14nm debba esserlo da meno vs 14nm Intel quando l'intento principale è quello di aumentare l'IPC del 40%

Appunto. Non l'hanno fatto perché non era economicamente remunerativo, nuove maschere, nuovo debug, nuova linea a 28 per gli fx a cui andava aggiunta una l3. Però se si pensa dove sarebbero arrivati con XV e lo si aggiunge alle dichiarazioni di amd (+40%) mi pare ovvio che Zen sia di altra pasta rispetto al primo buldozer. Sempre che poi siano vere le dichiarazioni del +40% e che i 14 nm non facciano schifo a frequenze tanto da mangiarsi il vantaggio di ipc.