[Thread Ufficiale V3.0] AMD K10 Phenom Quad/Triple/Dual Core

[paolo.oliva2]

Originariamente inviato da khael

paolo potresti farmi un cinebench10 x64 multicpu?
tks

Non ho l'SO 64bit operativo al mom.... e non ho HD liberi da svuotare...

[Athlon 64 3000+]

Mi sono conto che sul mio Phenom la modalità di risparmio energetico funziona diversamente da XP 32 a XP 64.
Su XP32 che ho installato attualmente ho il C&Q che va come il vecchio Athlon 64 x2 4200+ che avevo prima,mentre XP 64 il Phenom clokkava i core in maniera asincrona in base al carico di lavoro.

[Pat77]

Originariamente inviato da Athlon 64 3000+

Mi sono conto che sul mio Phenom la modalità di risparmio energetico funziona diversamente da XP 32 a XP 64.
Su XP32 che ho installato attualmente ho il C&Q che va come il vecchio Athlon 64 x2 4200+ che avevo prima,mentre XP 64 il Phenom clokkava i core in maniera asincrona in base al carico di lavoro.

Su vista 64 sono in sincrono perfetto, mi pare scenda a 1,1 ghz in idle.

[Athlon 64 3000+]

Originariamente inviato da Pat77

Su vista 64 sono in sincrono perfetto, mi pare scenda a 1,1 ghz in idle.

Volevo intendere che in sia in XP64 che in XP32 tutti e 4 i core vanno a 1,1 ghz con C&Q attivato,quello che volevo intendere è che quando per esempio non gioco ma faccio altre operazioni sotto Windows con XP32 qualsiasi operazione faccio passano tutti e 4 da 1,1 a 2,2 ghz mentre sotto XP64 a seconda del carico di lavoro passando in maniera asincrona da 1,1 a 2,2 ghz in maniera indipendente l'uno dall'altro.

[capitan_crasy]

Premessa:
Ancora una volta bjt2 è stato molto gentile e disponibile ad analizzare il documento AMD "BIOS and Kernel Developer's Guide (BKDG) For AMD Family 10h Processors" dove vengono descritte le nuove funzionalità del K10 a 45nm.:

Originariamente inviato da bjt2

Questi sono i cambiamenti per la revisione C del processore:

Buona lettura...




1.5.3 Changes For Revision C
See the following references for information about changes between these revisions.
----- Changes that may result in BIOS modifications:

• 2.7.1.3.1 [Unused Links].
Se ci sono link HT sconnessi, il clock di quei link sono spenti e i registri ad esso associati non sono più accessibili (evidentemente nelle revisioni precedenti anche se i link erano sconnessi tutto funzionava come se fossero connessi, con consumo inutile di energia)

RISPARMIO ENERGIA

• Table 43: support for 8Gb DDR3 devices.
Aggiunta di altri codici per moduli DDR3 con chip da 8Gigabits.

SUPPORTO A MODULI PIù GRANDI

• F2x[1, 0]78[EarlyArbEn].
Questo BIT abilita delle ottimizzazioni del controller RAM per velocizzare l'accesso alla RAM. Nella revisione B può essere attivato solo per rapporti tra NB clock e RAM clock tra 4,5:1 e 3:1 . Per la revisione C può (e conviene) essere attivato per ogni divisore.

MAGGIORI PRESTAZIONI DELLA RAM

• F2x[1, 0]9C_x[3:0]0[2:1].
• F2x[1, 0]9C_x[3:0]03.
• F2x[1, 0]9C_x[3:0]0[6:5].
• F2x[1, 0]9C_x[3:0]07.
• F2x[1, 0]9C_x0D.
• F2x[1, 0]9C_x[4A:30]

Modifiche ai registri di ritardo delle linee. Questi registri servono per calibrare i ritardi delle linee RAM e sono tarati al boot dal BIOS. Ci sono delle modifiche e delle aggiunte nella revisione C.

MODIFICHE MINORI CHE POSSONO PORTARE A OC DELLA RAM MAGGIORI

• F2x[1, 0]A8[DataTxFifoWrDly].

Questo è una nuova impostazione introdotta con la revisione C. Non presente nella revisione B. Consente di impostare il ritardo in cicli di clock nella scrittura verso la RAM per evitare la saturazione della coda FIFO del dispositivo di basso livello che scrive fisicamente in RAM.

POSSIBILI MIGLIORAMENTI PRESTAZIONI RAM

• F2x110[DctSelIntLvAddr].

Aggiunto un nuovo modo di interleaving delle DIMM.

POSSIBILI MIGLIORAMENTI PRESTAZIONI RAM

• Table 57.

La revisione C supporta un timer per il flushing della cache durante lo stato Halt. Dopo il flushing della cache il clock del core è diviso per un valore specificato. Ciò consente di spegnere la cache e abbassare il clock di un core non usato dopo un timer specificato.

MAGGIORE RISPARMIO ENERGIA

• F3x180[SyncFloodOnDramTempErr].

Introdotta una nuova condizione anormale per cui il sistema va in sync flood (si blocca???): sovratemperatura RAM.

MAGGIORE SICUREZZA DEL SISTEMA

• F2x1B0.

Nuovo registro introdotto per controllare il nuovo prefetcher. Sembra che possa fare anche il prefetch dell'I/O (!!!). Sono supportate fino a 16 richieste in coda (!!!)

MIGLIORAMENTI PRESTAZIONI RAM e I/O

• F3x1E4[LvtOffset].

Nuovo registro per riallocare la tabella LVT nello spazio dell'APIC.

• F3x1E8[SbiBankSel, SbiByteCnt].

Registri per accedere ai registri della SBI.

• F4x1[9C, 94, 8C, 84]_x[D5, C5][VML, MapPreToMargin, TxLs23ClkGateEn].

Registri per l'equalizzazione dei segnali delle RAM. Introdotte nuove funzionalità.

MAGGIORE STABILITà DELLE RAM.

• F4x1[9C, 94, 8C, 84]_x[530A, 520A][DllAnalogOkIgnore].

Il flag indicato non è più supportato nella versione C. Il DLL è sempre acceso dopo un ritardo specificato in AnalogWaitTime (vedi sotto)

???

• F4x1C4.

Nuovo registro per controllare lo stop dei clock della cache L3. La cache L3 nella revisione C è divisa in settori (fino a 16) con relativo clock. Se quella sezione di cache è inattiva, il clock relativo è spento. Questo flag specifica se attivare questa funzione e le soglie di intervento.

MAGGIORE RISPARMIO ENERGETICO

• MSRC001_102A[RdMmExtCfgQwEn].

Questo flag abilita la lettura non allineata nel memory mapped I/O. La revisione B non supporta accessi non allineati alla quadword. La revisione C si se abilitata con questo flag.

MIGLIORI PRESTAZIONI NEL SOFTWARE DI BASSO LIVELLO




----- Other changes:

• F3x1EC[SbiRegDat3, SbiRegDat2, SbiRegDat1].

Probabile aggiunta di nuovi registri di controllo nell'interfaccia SBI.

???

• F4x1[9C, 94, 8C, 84]_x[D4, C4][VdcDacFine].

Consente di raddoppiare la risoluzione (ma dimezzare il range) del controllo sulla deenfasi dei segnali DRAM

POSSIBILE MAGGIORE STABILITà DELLE DIMM

• F4x1[9C, 94, 8C, 84]_x[530A, 520A][AnalogWaitTime].

Il DLL è acceso sempre dopo questo ritardo indipendentemente dal setting di DllAnalogOkIgnore (non più supportato)

???

• F4x1[9C, 94, 8C, 84]_x6[9, 8]84.

Abilita lo shift di 90 gradi di fase tra i due clock dell'HT. Potrebbe ridurre il cross talk.

MAGGIORE STABILITà DELL'HT E SUPPORTO A CLOCK MAGGIORI.

• F4x1[9C, 94, 8C, 84]_x[D1, C1][LfxMax, LfcMin].

Registro per settare il filtro del clock (e dei dati???) del link HT. Setta i parametri del riaggiustatore automatico di fase.

MAGGIORE STABILITà DELL'HT E SUPPORTO A CLOCK MAGGIORI.

• F4x1[9C, 94, 8C, 84]_x[D0, C0][RttIndex, RonIndex].

Modifiche alla calibrazione della resistenza di terminazione e in stato alto del link HT.

MAGGIORE STABILITà DELL'HT E SUPPORTO A CLOCK MAGGIORI.

• CPUID Fn[8000_0000, 0000_0000]_EAX.

Aggiunta una funzione estesa CPUID nella revisione C. Questo registro riflette questo fatto.

MAGGIORI FUNZIONI

• CPUID Fn8000_0001_ECX[SKINIT, WDT].

I due bit indicati sono ON nella revisione C and indicare il supporto (contrariamente alla revisione B) all' SKINIT e STGI e a un timer watchdog

MAGGIORI FUNZIONI

• CPUID Fn8000_000A[NRIPS].

Supporto al salvataggio del NRIP (???)

MAGGIORI FUNZIONI

• CPUID Fn8000_0019.

Supporto al caching L2 dei TLB delle pagine da 1GB

MIGLIORAMENTO PRESTAZIONI NELL'USO DI PAGINE DA 1GB (l'uso di pagine da 1GB è utile sopratutto per la virtualizzazione)

• CPUID Fn8000_001B.
• MSRC001_1033[IbsOpCntCtl, IbsOpCurCnt].
• MSRC001_1037[IbsDcL2tlbHit1G].

Modifiche e aggiunte al supporto per l'Istruction Based Sampling (IBS)

MIGLIORE SUPPORTO ALL'IBS CON MAGGIORI STATISTICHE

• EventSelect 041h.

Modifiche al conteggio dei data cache miss. Nella revisione C non sono contati i cache miss degli streaming store.

CONTEGGIO PIù ACCURATO

• EventSelect 045h[3].

Aggiunta di un bit che dice se c'è stato un HIT nella cache L2 TLB da 1 GB (la revisione B non mette in cache L2 TLB le pagine da 1GB)

CONTEGGIO PIù ACCURATO





In definitiva ci sono state delle modifiche con lo step C2 per migliorare le prestazioni, la stabilità con le RAM e l'HT e ridurre il consumo...

Non male...

NOTA BENE:

Originariamente inviato da bjt2

Rileggendo quello che ho scritto, si nota che se il BIOS non riconosce la CPU, anche se riesce a partire nonostante quel problema sul controller RAM (non è detto che si verifichi) comunque se non si settano i registri delle nuove funzionalità (penso al nuovo prefetcher) non se ne fa uso... Quindi è importante che i BIOS supportino i Deneb e abilitino correttamente tutte le nuove funzionalità...

Inoltre il prefetcher è configurabile: quindi BIOS avanzati potrebbero esporre all'utente questo fatto e consentire di trovare il miglior setting.

[capitan_crasy]

Originariamente inviato da Shang Tsung

Curiosità: come te lo aspetti il 6 core? nativo? 3 dual? 1 octa castrato?

mi aspetto la cosa più semplice, ossia un core Istanbul o 6 core nativi...
Credo che non ci sia difficoltà inserire date CPU nel socket AM2+/AM3...

[astroimager]

Cos'è la "pmos driver current"? Ho capito solo che è meglio che sia alta...

[Spitfire84]

Originariamente inviato da astroimager

Cos'è la "pmos driver current"? Ho capito solo che è meglio che sia alta...

scritta così sembra la corrente di lacune che passa nel canale di un p-mos..ti basti sapere che più è grande e minori sono i tempi di propagazione del segnale tra drain e source nel mosfet.

[bjt2]

Originariamente inviato da capitan_crasy

Premessa:
Ancora una volta bjt2 è stato molto gentile e disponibile ad analizzare il documento AMD "BIOS and Kernel Developer's Guide (BKDG) For AMD Family 10h Processors" dove vengono descritte le nuove funzionalità del K10 a 45nm.:



NOTA BENE:

Grazie, molto gentile...

Se non lo hai già fatto, proporrei di inserire il link al mio o tuo post alla fine di questo tuo post (il 6): http://www.hwupgrade.it/forum/showpo...07&postcount=6

[khael]

Originariamente inviato da paolo.oliva2

Non ho l'SO 64bit operativo al mom.... e non ho HD liberi da svuotare...

vabbe anche un 32bit cosi' vedo la differenza
ftp://ftp.maxon.net/pub/benchmarks/CINEBENCHR10.zip
questo e' il link ufficiale
scaricato a quasi 1mb/S

un k8 a 3ghz fa circa 2500
un intel circa 3000 a quella freq.
voleov vedere il k10

[astroimager]

Originariamente inviato da Spitfire84

scritta così sembra la corrente di lacune che passa nel canale di un p-mos..ti basti sapere che più è grande e minori sono i tempi di propagazione del segnale tra drain e source nel mosfet.

Questa corrente di lacune è il 62% più grande nei 45nm Intel.
Quindi i transistor Intel sarebbero comunque più veloci?

(grazie per la spiegazione...)

[capitan_crasy]

Originariamente inviato da bjt2

Grazie, molto gentile...

Se non lo hai già fatto, proporrei di inserire il link al mio o tuo post alla fine di questo tuo post (il 6): http://www.hwupgrade.it/forum/showpo...07&postcount=6

6 post?
No no..
Mi ho messo nel 3° post!
Clicca qui...

[astroimager]

Originariamente inviato da capitan_crasy

Osservando le variazioni nel numero OPN dell' Opteron core Shanghai ho provato a comporre il "presunto" numero OPN del Phenom2 920 e 940:

HD94ZXAJ4DGI
HD940ZXAJ4DGI
HD920ZXAJ4DGI
HD94ZXAGIBOX
HD940ZXAGIBOX
HD920ZXAGIBOX

Questi numeri non sono quelli definitivi in quando AMD potrebbe aver cambiato o modificato o aggiunto sigle sul core Deneb...

Ho provato a cercare, ma non mi sembra che questi Phenom II siano prossimi alla commercializzazione (insomma, negli shop italiani il 1° dicembre...).

[bjt2]

Originariamente inviato da capitan_crasy

6 post?
No no..
Mi ho messo nel 3° post!
Clicca qui...

Ho visto... Però dopo una rilettura avevo corretto un errore grossolano quando parlo delle pagine da 1 GB: ho scritto virtualizzazzzzzzzzzzzzzzzzzzzzzzzione! Ed è presente nel post 3...

:asino:

[astroimager]

Questa intervista di Garrath Johnson, linkata in un articolo segnalato da G-UNIT, l'avete letta?
http://www.overclockers.com.au/article.php?id=730812
Ci sono alcune cose interessanti...

[Spitfire84]

Originariamente inviato da astroimager

Questa corrente di lacune è il 62% più grande nei 45nm Intel.
Quindi i transistor Intel sarebbero comunque più veloci?

(grazie per la spiegazione...)

maggiore del 62% rispetto ai 45 nm amd?
come valore è piuttosto grande, ma nel tempo di propagazione entrano in gioco anche le capacità presenti nella rete (che interagiscono col mosfet) e la tensione di alimentazione quindi non è così scontato che i mos intel siano più veloci di quelli amd (anche se con tali valori in gioco, questo sembra molto probabile ).

[capitan_crasy]

Originariamente inviato da bjt2

Ho visto... Però dopo una rilettura avevo corretto un errore grossolano quando parlo delle pagine da 1 GB: ho scritto virtualizzazzzzzzzzzzzzzzzzzzzzzzzione! Ed è presente nel post 3...

:asino:

corretto...

[capitan_crasy]

Originariamente inviato da astroimager

Ho provato a cercare, ma non mi sembra che questi Phenom II siano prossimi alla commercializzazione (insomma, negli shop italiani il 1° dicembre...).

Attenzione quei OPN non sono quelli ufficiali; inoltre possono entrare in listino in brevissimo tempo senza nessun preavviso...

[astroimager]

Originariamente inviato da Spitfire84

maggiore del 62% rispetto ai 45 nm amd?
come valore è piuttosto grande, ma nel tempo di propagazione entrano in gioco anche le capacità presenti nella rete (che interagiscono col mosfet) e la tensione di alimentazione quindi non è così scontato che i mos intel siano più veloci di quelli amd (anche se con tali valori in gioco, questo sembra molto probabile ).

Sì, rispetto ai 45nm AMD.
660 µA/µm contro 1070 di Intel.

Ora cerco la fonte...

[Spitfire84]

Originariamente inviato da astroimager

Sì, rispetto ai 45nm AMD.
660 µA/µm contro 1070 di Intel.

Ora cerco la fonte...

ok, ma come ti ho detto, il tempo di propagazione dipende da altri fattori che non conosciamo e quindi quel 65% potrebbe assottigliarsi come anche aumentare..