[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[sblantipodi]

Originariamente inviato da cionci

No... Quale ?

boh, avevo scritto un post lunghetto non lo ritrovo...
forse mi sono rimbecillito e non ho cliccato su invia...

Originariamente inviato da capitan_crasy

Zacate sarà disponibile entro i primi mesi del 2011 assieme a Ontario...
Clicca qui...

mi sto interessando ai nuovi AMD da poco, quale fascia di mercato ricopriranno zacate e ontario?

[paolo.oliva2]

Originariamente inviato da bjt2

Sembra che il processo 32nm GF sia migliore delle aspettative, in termini di frequenza. Questo fa compagnia alla notizia che i partner che hanno ricevuto Llano sono rimasti impressionati. Prevedo clock a default per Llano di 3,6-4GHz con 1GHz di turbo...
Come sono arrivato a questa cifra?
Prendiamo un Athlon II (in pratica un Phenom senza cache L3) a 45W. Mi pare sia 2.4 GHz.
Il core di Llano è stato ridisegnato e consuma il 25% in meno. Questo fa aumentare il clock di un 20%. 2.4GHz+20%=2.88GHz
Il processo a 32nm consente un +40% di clock (o un -50% di TDP). 2.88GHz+40%=4.032GHz. Poichè il processo rende più del previsto si può ipotizzare anche un +50%... In ogni caso 4GHz stock ci dovrebbero essere.
Per la frequenza Turbo. Supponiamo che gli 89W siano tutti utilizzabili dai 4 cores. Quindi supponiamo un turbo con GPU idle (ovviamente il turbo con 1-2-3 cores idle sarà maggiore, ma facciamo finta di no)
Un Phenom II X4 a 95W arriva a circa 3GHz (il 3.2 mi pare ancora debba uscire). 3GHz+20%=3.6GHz. 3.6GHz+40%=5.04GHz. Ossia esattamente 1GHz di turbo. E pensate che non ho tenuto conto dei cores in idle.

Ora un Bulldozer con un FO4 minore volete che non raggiunga frequenze maggiori? Considerando per giunta che il Bulldozer ha un power budget di 125W?

INTEL si sta CAGANDO addosso... Anche se l'IPC del bulldozer dovesse essere un 5% inferiore a quello del Thuban (improbabile visto TUTTI i miglioramenti), avremo un clock di almeno 50-60% in più, che vuol dire incrementi prestazionali superiori al 50%...

A numero di core uguale... Con l'X8 BD svetterebbe.

Comunque pensandoci, un Phenom II X4 dovrebbe avere un 50% in più di clock per arrivare ad un Thuban X6.
Ora, se un 1090T è 3,2GHz, un Llano per avere prestazioni simili dovrebbe girare a 4,7GHz a def, mentre per i 3,6GHz del Turbo Llano sarebbe già largamente superiore, praticamente 1,4GHz in più.
Questo a parità di IPC e comunque di sistema...

Inoltre, mi sembra più che plausibile che BD sarà molto più potente di Llano... il quale è previsto nella fascia medio-bassa mentre BD per la medio-alta.
Anche se nella fascia media si sovrapporranno (X4), mi sembra più che confermato che BD debba offrire un 20%-25%-30% in più di potenza, vista la possibilità di 30W TDP ulteriore sommati al TDP risparmiato per la APU, visto l'ottimizzazione ancor più evoluta di BD e la propensione a clock ancora più alti.

Ora... se già un Llano arrivasse quasi ad un Thuban X6 top, figuriamoci un BD X4 con un 20%-25%-30% in più di potenza... Supponendo questo, direi che per quanto SB possa aver migliorato, di sicuro BD non è da meno, certamente in potenza monocore dovrebbe essere superiore, ma supporrei almeno pareggio anche in multicore. Contando che con l'aumentare dei core AMD dovrebbe certamente scalare meglio, se partissimo con una parità a livello di X4 BD-SB, come X6 e X8 le cose andrebbero sicuramente a vantaggio di AMD. Come ci ritroveremmo con un BD X8 nei confronti di un SB X8-X10 teorizzato sul 22nm? Siamo veramente sicuri che Intel avrebbe un prodotto migliore? Io non darei nulla per scontato.

E tutto questo ancora senza low-k.

[checo]

io dubito amd spari tutte le cartucce in sto modo.

llano potrebbe andare pure come un x6 ma non di più, dubito che tra sei mesi un c6 sarà considerato fascia medio-bassa

prendendolo come metro secono me avremo llano che arriverà alle prestazioni di un x6 e bd che partirà dalle prestazioni di un x6 in su

anche se amd potesse far uscire subito llano con frequenze assurde che doppia in potenza un x6 non lo farebbe di certo.


imho amd ha capito che le conviene avere un gamma completa di prestazioni simili ad intel ma non cercare di sopravanzarla

succederà un po come avviene con le gpu dove le differenze di prestazioni non sono mai eccessive tra i due produttori.

[dark.halo]

In questo video non viene detto nulla di nuovo però verso la fine si può vedere la proporzione (in termini di area) con un Phenom II x4 mobile.

http://www.youtube.com/watch?v=BbxKGvS5ed4

[Lukario93]

Non so se è stato gia chiesto ma le pagine sono troppe ed ho un po di fretta,i "vecchi proci"(phenom x4,x6,ecc...) si potrano usare su le nuove main AM3+?

[e.greg.io]

Originariamente inviato da bjt2

Sembra che il processo 32nm GF sia migliore delle aspettative, in termini di frequenza. Questo fa compagnia alla notizia che i partner che hanno ricevuto Llano sono rimasti impressionati. Prevedo clock a default per Llano di 3,6-4GHz con 1GHz di turbo...
Come sono arrivato a questa cifra?
Prendiamo un Athlon II (in pratica un Phenom senza cache L3) a 45W. Mi pare sia 2.4 GHz.
Il core di Llano è stato ridisegnato e consuma il 25% in meno. Questo fa aumentare il clock di un 20%. 2.4GHz+20%=2.88GHz
Il processo a 32nm consente un +40% di clock (o un -50% di TDP). 2.88GHz+40%=4.032GHz. Poichè il processo rende più del previsto si può ipotizzare anche un +50%... In ogni caso 4GHz stock ci dovrebbero essere.
Per la frequenza Turbo. Supponiamo che gli 89W siano tutti utilizzabili dai 4 cores. Quindi supponiamo un turbo con GPU idle (ovviamente il turbo con 1-2-3 cores idle sarà maggiore, ma facciamo finta di no)
Un Phenom II X4 a 95W arriva a circa 3GHz (il 3.2 mi pare ancora debba uscire). 3GHz+20%=3.6GHz. 3.6GHz+40%=5.04GHz. Ossia esattamente 1GHz di turbo. E pensate che non ho tenuto conto dei cores in idle.

Ora un Bulldozer con un FO4 minore volete che non raggiunga frequenze maggiori? Considerando per giunta che il Bulldozer ha un power budget di 125W?

INTEL si sta CAGANDO addosso... Anche se l'IPC del bulldozer dovesse essere un 5% inferiore a quello del Thuban (improbabile visto TUTTI i miglioramenti), avremo un clock di almeno 50-60% in più, che vuol dire incrementi prestazionali superiori al 50%...

[e.greg.io]

Originariamente inviato da Lukario93

Non so se è stato gia chiesto ma le pagine sono troppe ed ho un po di fretta,i "vecchi proci"(phenom x4,x6,ecc...) si potrano usare su le nuove main AM3+?

sì se hanno controller ddr3

[persa]

Originariamente inviato da bjt2

INTEL si sta CAGANDO addosso... Anche se l'IPC del bulldozer dovesse essere un 5% inferiore a quello del Thuban (improbabile visto TUTTI i miglioramenti), avremo un clock di almeno 50-60% in più, che vuol dire incrementi prestazionali superiori al 50%...

sicuro? mahh! se fosse come dici tu non avrebbe fatto provare i suoi sandy bridge già da ora (parlo della review di anandtech), mostrando le carte in tavola.
a me quindi sinceramente non mi sembra per niente che si stia cagando addosso di nulla

[bjt2]

Originariamente inviato da paolo.oliva2

A numero di core uguale... Con l'X8 BD svetterebbe.

Comunque pensandoci, un Phenom II X4 dovrebbe avere un 50% in più di clock per arrivare ad un Thuban X6.
Ora, se un 1090T è 3,2GHz, un Llano per avere prestazioni simili dovrebbe girare a 4,7GHz a def, mentre per i 3,6GHz del Turbo Llano sarebbe già largamente superiore, praticamente 1,4GHz in più.
Questo a parità di IPC e comunque di sistema...

Inoltre, mi sembra più che plausibile che BD sarà molto più potente di Llano... il quale è previsto nella fascia medio-bassa mentre BD per la medio-alta.
Anche se nella fascia media si sovrapporranno (X4), mi sembra più che confermato che BD debba offrire un 20%-25%-30% in più di potenza, vista la possibilità di 30W TDP ulteriore sommati al TDP risparmiato per la APU, visto l'ottimizzazione ancor più evoluta di BD e la propensione a clock ancora più alti.

Ora... se già un Llano arrivasse quasi ad un Thuban X6 top, figuriamoci un BD X4 con un 20%-25%-30% in più di potenza... Supponendo questo, direi che per quanto SB possa aver migliorato, di sicuro BD non è da meno, certamente in potenza monocore dovrebbe essere superiore, ma supporrei almeno pareggio anche in multicore. Contando che con l'aumentare dei core AMD dovrebbe certamente scalare meglio, se partissimo con una parità a livello di X4 BD-SB, come X6 e X8 le cose andrebbero sicuramente a vantaggio di AMD. Come ci ritroveremmo con un BD X8 nei confronti di un SB X8-X10 teorizzato sul 22nm? Siamo veramente sicuri che Intel avrebbe un prodotto migliore? Io non darei nulla per scontato.

E tutto questo ancora senza low-k.

Tu ti riferisci sempre al multicore, ma ricordati che in monocore un X4 a 4.5GHz è meglio di un X6 3GHz...

[bjt2]

Originariamente inviato da persa

sicuro? se fosse come dici tu non avrebbe fatto provare i sandy bridge già da ora (parlo della review di anandtech), a me quindi sinceramente non mi sembra per niente che si stia cagando addosso.

Beh. Io vedo che il top SB ha 3.4 GHz di clock e 3.8 Ghz di turbo. Se i calcoli che ho fatto sopra non sono sbagliati, deve solo avere un IPC disastroso il Bulldozer per non reggere il confronto con SB...

Supponiamo che un SB abbia un IPC del 20% in più di Bulldozer (noi spereremmo che fosse di meno la differenza, ma facciamo un caso sfavorevole). Questo SB equivarrebbe a un BD X4 4GHz stock con 4.6GHz di turbo. Cosa che abbiamo visto è fattibilissima persino con un core Llano e 45-90W di power budget.

[persa]

Originariamente inviato da bjt2

Se i calcoli che ho fatto sopra non sono sbagliati, deve solo avere un IPC disastroso il Bulldozer per non reggere il confronto con SB...

da parte mia più che i calcoli che fate te e paolo.oliva, interessano i fatti, e per adesso a differenza di intel non ho visto uno straccio di bench del bulldozer, quindi alla fine tocca aspettare un pò per vedere come andrà davvero sta cpu rispetto alle prossime intel, e poi lo vedremo se veramente era il caso di cagarsi addosso o no per intel. io sinceramente non credo proprio per quanto riguarda le cpu, invece per quanto riguarda la gpu interna, ecco li si che mi preoccuperei se fossi in intel.

[ivano444]

Originariamente inviato da persa

da parte mia più che i calcoli che fate te e paolo.oliva, interessano i fatti, e per adesso a differenza di intel non ho visto uno straccio di bench del bulldozer, quindi alla fine tocca aspettare un pò per vedere come andrà davvero sta cpu rispetto alle prossime intel, e poi lo vedremo se veramente era il caso di cagarsi addosso o no per intel. io sinceramente non credo proprio per quanto riguarda le cpu, invece per quanto riguarda la gpu interna, ecco li si che mi preoccuperei se fossi in intel.

neanche intel fino ad ora ha divulgato le prestazioni di sb

[persa]

Originariamente inviato da ivano444

neanche intel fino ad ora ha divulgato le prestazioni di sb

ed invece ha anticipato qualcosa, vai a vedere su anandtech

[ivano444]

Originariamente inviato da persa

ed invece ha anticipato qualcosa, vai a vedere su anandtech

anandtech puo scrivere quello che vuole,ufficialmente intel non ha aperto bocca
poi rimane da vedere quanto di vero ce in quei bench

[persa]

Originariamente inviato da ivano444

anandtech puo scrivere quello che vuole,ufficialmente intel non ha aperto bocca
poi rimane da vedere quanto di vero ce in quei bench

si vabbè...avranno inventato tutto ...ma dai

arrivedorci va.

[Gigamez]

Originariamente inviato da carlottoIIx6

qualcuno mi spieghi questo articolo per piacere
http://www.hardwaresecrets.com/artic...hitecture/1078

rispondo a te (sperando di non sparare grosse castronerie!) riassumendo le parti chiave e magari cecando di spiegare in maniera un po' piu' tecnica cosa si intende con quello che c'e' scritto in questo a mio parere ottimo articolo. So che sarà un post molto lungo, ma mi auguro che possa essere utile a chi non ha conoscenze tecniche e cerca un piccolo approfondimento:

1)Bulldozer avrà il controller di memoria integrato (gia' integrato da tempo nei processori AMD). Il memory controller è un circuito digitale che controlla i flussi di dati "verso" o "dalla" memoria principale (RAM).

2)sara' su socket AM3+, incompatibile con gli attuali AM3 (gia' si sapeva)

3)avra' un equivalente del turbo boost di Intel (anche questo si sapeva)

4)supportera' le seguenti istruzioni: SSE4.1 and SSE4.2, AVX (Advanced Vector Extensions) with two additional subsets, called XOP and FMA4, AES (Advanced Encryption Standard), LWP (Light Weight Profiling)

5)sara' composto da moduli dual core non completamente indipendenti che condivideranno appunto tra i due cores molte cose tra cui l'unità i Fetch, l'unità Floating Point, la cache L2.

6)l'obbiettivo di AMD e' quello di creare una CPU in grado di aumentare le prestazioni e diminuire i costi. Per fare questo AMD, partendo dal presupposto che molte parti di una cpu rimangono molto spesso in idle ha appunto lavorato per una maggiore integrazione e condivisione di queste ultime, in modo da risparmiare silicio e poter utilizzare la superficie in maniera piu' redditizia dal punto di vista prestazionale, contenendo quindi sia i consumi, che il calore, che ovviamente il costo stesso di produzione e quindi anche di vendita.

7)una cosa importante che dice e' che ogni modulo Bulldozer non deve essere considerato come l'insieme di due core, in quanto lavorerà di fatto come se fosse uno solo (!) considerando infatti un ipotetico BD quad-core bisognerà secondo loro considerarlo piu' che un vero quad core, un doppio processore composto da due moduli bullzoder.

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Piccola parentesi per comprendere meglio il seguito dell'articolo: l'operato di un processore si puo' suddividere in 4 "parti". La prima e' la fase di "fetch", ovvero la fase in cui si raccolgono le istruzioni da eseguire, la seconda e' la fase di "decode", ovvero la fase in cui si traducono le istruzioni in modo da renderle effettivamente eseguibili dal circuito fisico della macchina, la terza e' la fase di "execution", ovvero la fase in cui si eseguono effettivamente le istruzioni, e l'ultima (writeback) non e' altro che la "trascrizione" del risultato su una memoria.
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8)per quanto riguarda l'architettura dice che l'unità di fetch (ovvero l'unità in grado di ottenere l'istruzione da elaborare) e' una sola per modulo, cosi' come la cache "instruction" L1 (visto che lavora in stretta relazione con quest'ultima). La cache L1 "data" è invece esclusiva per ogni core (quindi ne avremo 2 per ogni modulo). La L1 relativa ai dati sara' pero' piuttosto piccola (16KB), molto piu' piccola di quella usata nei precedenti processsori dotati di architettura AMD64 (che avevano 64KB).

9)Per quanto riguarda il BTB (il Branch Target Buffers, ovvero il buffer di memoria che crea una lista delle sezioni e dei salti da fare nell'esecuzione di un programma) non si sa ancora nulla sulla sua effettiva dimensione, quindi non si puo' ancora speculare sull'efficienza degli algoritmi che appunto calcolano i branch prediction (e quindi determinano anche l'efficenza della cache)

10)la misura del TLB e' stata invece dichiarata come si vede da QUESTA figura (il TLB, o Translation Look-aside Buffers, è una memoria di buffer che serve da ausilio per la conversione di indirizzi logici in indirizzi fisici. Questa piccola memoria viene principalmente usata dal circuito di memoria virtuale, quel circuito in grado di estendere virtualmente la memoria principale ad esempio su HDD)

11)per quanto riguarda l'unità di decode si sa ancora poco su BD, se non che ne avra' 4 per modulo. L'unità di decode si occupa di "tradurre" le istruzioni complesse x86 in istruzioni piu' semplici RISC (Reduced Instruction Set Computer). Gli attuali processori infatti sono composti da delle Execution Units (unità di esecuzione delle istruzioni) in grado di eseguire SOLAMENTE istruzioni semplici e proprietarie. L'ISA x86 infatti e' una ISA CISC, ovvero un insieme standardizzato di Istruzioni "complesse" che per essere eseguite devono essere necessariamente "scomposte" in istruzioni piu' semplici. La fase di decode e' molto delicata e incide profondamente nelle prestazioni di un processore. Ogni produttore infatti cerca di renderla il piu' veloce possibile! Ovviamnte le istruzioni piu' complesse per essere scomposte avranno bisogno di vari cicli di clock, mentre quelle piu' semplici dovranno essere date in pasto alle execution units in meno cicli possibili, magari addirittura in un solo ciclo solo di clock! La traduzione avviene tramite un microcodice proprietario in grado di interfacciarsi con la architettura delle unità di esecuzione.

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altra parentesi non presente nell'articolo: i processori attuali hanno una logica di Execute in OoO, ovvero "out of Order". Nel primi porcessori le istruzioni venivano eseguite sequenzialmente, e finchè non si aveva il risultato (finita la fase di writeback) non si caricava nulla di nuovo per essere eseguito (fase di fetch). Tutti i dati venivano eseguiti "in ordine" secondo una logica strettamente sequenziale. Nei processori attuali per ottimizzare l'utilizzo della circuitazione si è pensato di "frammentare" le varie fasi in alcuni "stadi temporizzati" dal clock di sistema, in modo da ad esempio caricare una istruzione MENTRE l'istruzione precedente viene elaborata e magari MENTRE viene restituito il risultato di quella ancora prima. Per fare questo servono delle memorie di buffer tra una fase e l'altra in modo da memorizzare cio' che verra' dato alla logica successiva mentre si carica cio' che viene dato dalla logica precedente. Queste memorie vengono chiamate "Pipeline" (se vuoi approfondire l'argomento guarda ad esempio su wikipedia, QUI e QUI).
Inoltre, siccome le unità vere e proprie di esecuzione non sono in grado di eseguire ogni tipo di istruzione (come detto sopra), puo' capitare che si abbiano delle EX-Units inutilizzate (in IDLE). Per far si che cio' non accada (e quindi per cercare di avere un IPC maggiore) entra in gioco lo "Scheduler", che cerca di fatto di fornire sempre "lavoro" ad ogni unità di esecuzione in base a degli algoritmi preimpostati, utilizzando sempre appunto una logica OoO. Dopo l'esecuzione "disordinata" delle istruzioni i vari risultati vengono messi nella "retire unit", dove ovviamente devono essere riordinati prima di essere scritti e restituiti come vero e proprio risultato.
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12)Per quanto riguarda l'esecuzione vera e propria delle istruzioni, BD avra' come gia' detto una sola FP (unità di caclolo in Floating point, o virgola mobile che dir si voglia) per ogni modulo, e 2 unità intere indipendenti per ogni modulo, quelle appunto che normalmente si considerano i "cores" in senso stretto del termine.

13)In particolare Ogni unità intera avrà 4 sotto-unità di esecuzione e saranno di tipo:
a)EX-MUL: una unità in grado di eseguire ogni operazione intera a parte la divisione
b)EX-DIV: una unità in grado di eseguire ogni operazione intera a parte la moltiplicazione
c)aGen: "adress Generation" (AGU), ovvero una unità in grado di generare gli indirizzi di memoria utili al processore
d)c'e' anche una unità ld/ST (load/store), ovvero quella unità in grado ad esempio di caricare un dato (load) oppure memorizzare un risultato (store). Solitamente questa unità viene implementata parallelamente alle unità sopra descritte, ma AMD ha deciso in questa architettura di implementarla in maniera totalmente separata.

14)L'unità Floating Point ha 4 Execution Units, che possono essere:
a)MMX: puo' eseguire istruzioni FP piu' semplici
b)128-bit FMAC: puo' eseguire tutte le istruzioni FP, anche le piu' complesse.

Su questo punto non ho bene capito (questo articolo non ne parla) se l'unità FMAC in BD puo' eseguire alternativamente una istruzione a 128Bit oppure 2 istruzioni a 64 nello stesso momento. Chiedo ai piu' esperti, perchè avevo sentito delle voci in questo senso.. ma posso anche sbagliarmi!

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altra piccolissima parentesi: la Cache (semplificando al massimo) altro non e' che una memoria veloce interna al processore in grado di fornire un dato piu' velocemente di quanto potrebbe fare la RAM (ovviamente in caso di cache Hit). Gli algoritmi che caricano i dati dalla RAM alla cache sono determinanti per la corretta ottimizzazione delle risorse: in caso di “cache MISS” (il dato che serve non è in cache) il processore deve accedere alla RAM, avendo ovviamnente un decadimento prestazionale!
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15)Per quanto riguarda la cache L2 si sa che sara' propria ad ogni modulo (condivisa dai 2 cores per modulo). Sarà 16-way set associative. Questa cosa (semplificando) vuole dire che i dati "copiati" nella cache dalla memoria principale non potranno essere copiati in una qualunque delle sue celle (altrimenti sarebbe "fully associative") ma nemmeno in una sola inequivocabile cella di memoria (sarebbe "Direct Mapped"). Ogni dato potrà essere gestito in 16 differenti celle di memoria. Ancora da vedere l'efficenza degli algoritmi (e quindi le relative statistiche) di cache Hit e cache MISS. Si sa anhe che il TLB (Translation Look-aside Buffer descritto prima) come detto precedentemente sarà a 1024-entry.

16)Per quanto riguarda il discorso sul risparmio energetico BD sarà in grado di "spegnere" letteralmente i cores che non saranno usati. Inoltre sarà anche disponibile un sistema di controllo diretto sul TDP (Thermal Design Power) in modo da poter “overclockare”, qualora possibile, i soli cores in uso a fronte di uno spegnimento di quelli inutilizzati e mantenendo il calore generato entro dei limiti imposti (similarmente alla attuale tecnica Intel di turbo-boost).

Beh, ora torno a studiare va' spero di essere stato utile per chi voleva sapere di piu' riguardo non tanto a BD (quello che diceva questo articolo si sapeva gia') quanto a chi cercava qualcosa di un po' piu' tecnico (spero sia comprensibile) per capire appunto come BD possa funzionare in maniera piu' specifica! Sicuramente le cose da aggiungere sarebbero tantissime.. Per chi volesse saperne di piu' c'e ovviamente google e Wikipedia XD

Ovviamente potrei aver sparato tante cavolate (spero di no).. in questo caso saranno gli esperti come Bjt2 a correggere le varie possibili castronerie!

[Gigamez]

Originariamente inviato da bjt2

INTEL si sta CAGANDO addosso... Anche se l'IPC del bulldozer dovesse essere un 5% inferiore a quello del Thuban (improbabile visto TUTTI i miglioramenti), avremo un clock di almeno 50-60% in più, che vuol dire incrementi prestazionali superiori al 50%...

lol, non so perchè.. am ho anche io questa impressione...

[carlottoIIx6]

Originariamente inviato da cionci

Non conta solo la frequenza, ma anche il design. Non è solo il processo produttivo che ti permette di raggiungere i 5 Ghz, ma anche il design.
E' ovvio che per salire a 5 Ghz AMD sia dovuta scendere a compromessi, cioè ha dovuto allungare la pipeline con relativa perdita di efficienza a parità di frequenza. Come al solito la frequenza non è tutto. In sostanza i 5 Ghz magari li raggiungi con BD, ma non certo con Thuban.
Questo per dire che valutare un processo produttivo esclusivamente dalla massima frequenza raggiunta da CPU diverse ha veramente poco senso.
Ad esempio Intel, con i 90nm (o i 130nm non ricordo), mostrò una ALU a 8 Ghz: allora quel processo produttivo è migliore dei 32nm AMD ? Ma assolutamente no. Magari con i 32nm AMD la stessa ALU girerebbe a 15 Ghz o forse più.

Riguardo al passaggio a 22nm di uno stabilimento SOI: per GlobalFoundries c'è il solito problema di rotazione che aveva AMD. Anzi ora questo problema è diventato più serio, visto che a Dresda l'unico processo litografico SOI è il 32nm, mentre il 28nm è bulk.
Quindi si tratterebbe di diminuire la produzione di CPU AMD per un lungo periodo. Con Llano e Bulldozer in uscita non mi sembra assolutamente il caso.

quel che tu dici non ha riferimenti precisi
non sappiamo nulla di certo
solo ipotesi
non sappiamo niente du ipc ne sulle frequenza

hai una valore assoluto, un numero da confrontare con qualcosa?

[carlottoIIx6]

Originariamente inviato da Athlon 64 3000+

Quello che AMD vuole dimostrare con questa APU è che si cerca di dare importanza alla parte gpu nell'utilizzo di tutti i giorni.
Zacate,Ontario e Llano andranno a coprire diverse fascie di mercato dove secondo me l'utilizzo per pc e per diciamo uso home e quindi avere una cpu particolamente potente non serve a niente.
E quindi anche se Llano avrà la parte x86 meno performante di Sandy Bridge mi viene da pensare che può controbilanciare grazie al fatto che avrà una gpu enormemente superiore(480SP)e che farà pendere secondo me il favore verso l'APU di AMD.
Mi sembra che la parte gpu della APU Zacate sia come potenza equivalente alla IGP di Sandy Bridge.

ebbene c'è da dire di più
che nell'uso comune la grafica pesa di più!
film giochi internet (che andrà su gpu)

ma che cos'è la grafica?
sono istrizioni uno zero fortemente parallele
quindi tutto ciò che può essere fatto a pacchetti piccoli eparallelizzato può andare su gpu!

[carlottoIIx6]

Originariamente inviato da Gigamez

rispondo a te (sperando di non sparare grosse castronerie!)
cut

WOW
finalmente un po' di luce
su questa architettura
anch'io penso che il modulo è il vero core
...
quindi ottimizzazione per fare lavorare la cpu sempre al 100%
...
solo la fp ancora mi è ostica...